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    Verfahren zum Herstellen eines Chipgehäuses
    1.
    发明专利
    Verfahren zum Herstellen eines Chipgehäuses 未知

    公开(公告)号：DE102013104487B4

    公开(公告)日：2022-03-10

    申请号：DE102013104487

    申请日：2013-05-02

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： ESCHER-POEPPEL IRMGARD ,  FUERGUT EDWARD

    IPC: H01L21/56 ,  H01L21/283 ,  H01L21/304 ,  H01L21/306 ,  H01L21/461 ,  H01L21/78 ,  H01L23/28 ,  H01L23/48

    Abstract: Verfahren (100) zum Herstellen eines Chipgehäuses, das Verfahren (100) aufweisend:• Anordnen (110) einer Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) über einem Träger (104), wobei die Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) eine Oberseite (1081, 1082, 1083, 1084, ..., 108n) und dazu gegenüberliegend eine Unterseite (1121, 1122, 1123, 1124, ..., 112n) aufweisen;• Anordnen einer Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) über dem Träger (104), wobei die Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) eine Oberseite (1181, 1182, 1183, 1184, ..., 118n) und dazu gegenüberliegend eine Unterseite (1221, 1222, 1223, 1224, ..., 122n) aufweisen, wobei mindestens ein Die der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) an mindestens einen elektrisch leitfähigen Block der Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) angrenzend angeordnet ist;• Abscheiden (120) von Verkapselungsmaterial (107) über dem Träger (104), wobei die Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) und die Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) mittels des Verkapselungsmaterials (107) bedeckt ist, wodurch eine Struktur (124) gebildet wird, die das Verkapselungsmaterial (107), die Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) und die Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) aufweist;• Entfernen (130) von dem Träger (104) gegenüberliegendem Verkapselungsmaterial (107) aufweisend ein Dünnen des Verkapselungsmaterials (107) und eines Bereichs der Dies von einer Seite der Struktur (124), gegenüberliegend den Seiten der über dem Träger (104) angeordneten Mehrzahl von Dies (1021, 1022, 1023, ..., 102n), wobei zumindest ein Abschnitt der Unterseite (1121, 1122, 1123, 1124, ..., 112n) zumindest eines Dies der Mehrzahl von Dies (1021, 1022, 1023, ..., 102n) und zumindest ein Block der Mehrzahl von elektrisch leitfähigen Blöcken (1061, 1062, 1063, ..., 106n) freigelegt wird, wodurch ein gedünnter innerer Bereich der Struktur (124) und ein zusätzlicher äußerer Bereich der Struktur (124), der Verkapselungsmaterial (107) aufweist, dicker als der gedünnte innere Bereich, gebildet werden.

    Verfahren und Herstellung eines Elektronikmoduls und Elektronikmodul
    2.
    发明专利
    Verfahren und Herstellung eines Elektronikmoduls und Elektronikmodul 未知

    公开(公告)号：DE102013108967B4

    公开(公告)日：2020-06-18

    申请号：DE102013108967

    申请日：2013-08-20

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： FUERGUT EDWARD ,  ESCHER-POEPPEL IRMGARD ,  BEER GOTTFRIED

    IPC: H01L21/50 ,  H01L21/56 ,  H01L21/60 ,  H01L25/18

    Abstract: Verfahren (100) zur Herstellung eines Elektronikmoduls (500), wobei das Elektronikmodul (500) eine Mehrzahl von Halbleiterchips (2, 502) umfasst und das Verfahren (100) Folgendes umfasst:Bereitstellen (10) eines Trägers (1);Bereitstellen (20) einer Mehrzahl von Halbleiterchips (2, 502), wobei jeder Halbleiterchip (2, 502) eine erste Hauptseite und eine der ersten Hauptseite gegenüberliegende zweite Hauptseite aufweist, wobei die erste Hauptseite mindestens ein elektrisches Kontaktelement (2C, 502C) aufweist;Platzieren (30) der Mehrzahl von Halbleiterchips (2, 502) auf den Träger (1);Aufbringen (40) einer Materialschicht (3, 503) in die Zwischenräume zwischen benachbarten Halbleiterchips (2, 502);Entfernen (50) des Trägers (1); undAufbringen (60) einer ersten elektrischen Kontaktschicht (6, 506) auf die ersten Hauptseiten der Halbleiterchips (2, 502), so dass die erste elektrische Kontaktschicht (6, 506) elektrisch mit jedem der elektrischen Kontaktelemente (2C, 502C) verbunden ist und die erste elektrische Kontaktschicht (6, 506) jedes der elektrischen Kontaktelemente (2C, 502C) der Mehrzahl von Halbleiterchips (2, 502) elektrisch miteinander verbindet.

    5.
    发明专利
    未知

    公开(公告)号：DE102007040149A1

    公开(公告)日：2009-02-19

    申请号：DE102007040149

    申请日：2007-08-24

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BEER GOTTFRIED ,  ESCHER-POEPPEL IRMGARD

    IPC: H01L25/00

    Abstract: A method for fabricating a semiconductor chip module and a semiconductor chip package is disclosed. One embodiment provides a first layer, a second layer, and a base layer. The first layer is disposed on the base layer, and the second layer is disposed on the first layer. A plurality of semiconductor chips is applied above the second layer, and the second layer with the applied semiconductor chips is separated from the first layer.

    VERFAHREN ZUR HERSTELLUNG EINES HALBLEITER-FLIP-CHIP-PACKAGE
    8.
    发明专利
    VERFAHREN ZUR HERSTELLUNG EINES HALBLEITER-FLIP-CHIP-PACKAGE 未知

    公开(公告)号：DE102019115369A1

    公开(公告)日：2020-12-10

    申请号：DE102019115369

    申请日：2019-06-06

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： MEYER THORSTEN ,  PRESSEL KLAUS ,  ESCHER-POEPPEL IRMGARD ,  RAKOW BERND

    IPC: H01L21/60 ,  H01L23/31 ,  H01L23/50

    Abstract: Halbleiter-Flip-Chip-Package (10), umfassend ein Substrat (11), umfassend eine erste Hauptfläche, eine zweite Hauptfläche gegenüber der ersten Hauptfläche und eine oder mehrere leitende Strukturen (11.1), die auf der ersten Hauptfläche angeordnet sind, wobei eine oder mehrere Säulen (12) auf mindestens einer der leitenden Strukturen (11) angeordnet sind, ein Halbleiterdie (13), der eine oder mehrere Kontaktpads (13.1) auf einer Hauptfläche desselben umfasst, wobei der Halbleiterdie (13) mit dem Substrat (11) verbunden ist, so dass mindestens eines der Kontaktpads (13.1) mit einer der Säulen (12) verbunden ist, und ein Verkapselungsmittel (14), das auf dem Substrat (11) und dem Halbleiterdie (13) angeordnet ist.

    HALBLEITER-GEHÄUSE UND VERFAHREN ZUM BILDEN EINES HALBLEITER-GEHÄUSES
    9.
    发明专利
    HALBLEITER-GEHÄUSE UND VERFAHREN ZUM BILDEN EINES HALBLEITER-GEHÄUSES 未知

    公开(公告)号：DE102019113082A1

    公开(公告)日：2020-11-19

    申请号：DE102019113082

    申请日：2019-05-17

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： FUERGUT EDWARD ,  ESCHER-POEPPEL IRMGARD ,  GRUBER MARTIN ,  OTEMBRA RALF

    IPC: H01L23/495 ,  H01L21/60

    Abstract: [00109] Es wird ein Halbleitergehäuse bereitgestellt. Das Halbleitergehäuse kann mindestens einen Halbleiterchip, der ein zum Leiten eines Stroms konfiguriertes Kontaktpad beinhalten kann, ein Leiterelement, wobei das Leiterelement so angeordnet ist, dass es das Kontaktpad mit einem Abstand zu dem Kontaktpad lateral überlappt, mindestens einen elektrisch leitenden Spacer, ein erstes Klebstoffsystem, das dahingehend konfiguriert ist, den mindestens einen elektrisch leitenden Spacer mit dem Kontaktpad elektrisch und mechanisch zu verbinden, und ein zweites Klebstoffsystem, das dahingehend konfiguriert ist, den mindestens einen elektrisch leitenden Spacer mit dem Leiterelement elektrisch und mechanisch zu verbinden, beinhalten, wobei das Leiterelement mit einem Clip elektrisch leitend verbunden ist, mindestens ein Teil eines Clips ist, mit einem Leiterrahmen elektrisch leitend verbunden ist oder ein Teil eines Leiterrahmens ist, und wobei der Spacer dahingehend konfiguriert ist, das Kontaktpad mit dem lateral überlappenden Teil des Leiterelements elektrisch leitend zu verbinden.

    Verfahren zur Reduzierung des Schichtwiderstands in einer elektronischen Vorrichtung
    10.
    发明专利
    Verfahren zur Reduzierung des Schichtwiderstands in einer elektronischen Vorrichtung 未知

    公开(公告)号：DE102015107489B4

    公开(公告)日：2020-07-02

    申请号：DE102015107489

    申请日：2015-05-12

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： FÜRGUT EDWARD ,  ESCHER-POEPPEL IRMGARD ,  SCHUSTEREDER WERNER ,  GANITZER PAUL ,  FASSL STEPHANIE ,  POEPPEL GERHARD ,  WIEDENHOFER HARALD

    IPC: H01L21/60 ,  H01L21/268 ,  H01L21/28 ,  H01L21/56 ,  H01L23/48 ,  H01L23/52

    Abstract: Verfahren zur Reduzierung eines Schichtwiderstands in einer elektronischen Vorrichtung, wobei das Verfahren Folgendes umfasst:Bereitstellen einer elektronischen Vorrichtung, umfassend eine mehrschichtige Struktur, welche eine Metallisierungsschicht und eine Halbleiterschicht aufweist;wobei die elektronische Vorrichtung mindestens einen ersten Bereich und einen zweiten Bereich aufweist, wobei der mindestens eine erste Bereich durch die Metallisierungsschicht der mehrschichtigen Struktur gebildet wird und der zweite Bereich durch ein Kapselungsmaterial eingekapselt wird, wobei das Kapselungsmaterial eine Formmasse ist,Bilden einer Absorptionsschicht, welche eine Rückseite des ersten Bereichs abdeckt,Bilden einer Reflexionsschicht, welche eine Rückseite des zweiten Bereichs abdeckt, undlokales Einführen von Energie mittels einer Lichtquelle nach dem Bilden der Absorptionsschicht und der Reflexionsschicht in die Rückseiten des ersten Bereichs und des zweiten Bereichs, um einen Schichtwiderstand zu reduzieren,wobei eine höhere Energiemenge in die mehrschichtige Struktur eingeführt wird als in das Kapselungsmaterial.

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