公开(公告)号：KR1019970052580A

公开(公告)日：1997-07-29

申请号：KR1019950066944

申请日：1995-12-29

Applicant: 삼성전자주식회사

Inventor： 이해정 ,  최지현 ,  황병근 ,  구주선

IPC: H01L21/30

Abstract: 본 발명은 반도체 장치의 층간 절연막 평탄화 방법에 관한 것으로서, 본 발명에 따른 층간 절연막 형성방법은 트랜지스터가 형성된 반도체 기판상에 고온 산화막을 형성하는 단계와, 상기 고온 산화막 위에 하이드로겐 실세스퀴옥산을 기본으로 하는 유동성 산화물을 도포하여 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 열처리하는 단계를 포함한다. 본 발명에 의하면, 층간 절연막을 평탄화하기 위한 공정이 단순하고, 비용이 저렴하며, 평탄도가 우수하여 후속 배선 형성공정이 용이해진다.

公开(公告)号：KR1020090023983A

公开(公告)日：2009-03-06

申请号：KR1020070089146

申请日：2007-09-03

Applicant: 삼성전자주식회사

Inventor： 서동철 ,  최길현 ,  구주선 ,  김문준 ,  최용순 ,  정덕영

IPC: H01L27/12 ,  H01L21/78

Abstract: A method of manufacturing the bonded wafer is provided to remove the cause of popping due to the gas expansion within the void in advance and to prevent the failure of the boning surface between two wafers. The vapor layer(114) is deeply formed in the first wafer(100). The plurality of the trenches is formed in the first wafer. The first face of the first wafer is adhered closely in order to face the first face of the second wafer(200). The first wafer is exfoliated from the vapor layer by heat treatment.

Abstract translation: 提供了一种制造接合晶片的方法，以预先消除由于空隙内的气体膨胀引起的爆裂原因，并且防止两个晶片之间的结合表面的故障。 蒸汽层（114）深深地形成在第一晶片（100）中。 多个沟槽形成在第一晶片中。 为了面对第二晶片（200）的第一面，第一晶片的第一面被紧密地粘合。 通过热处理将第一晶片从蒸气层剥离。

公开(公告)号：KR1020090008658A

公开(公告)日：2009-01-22

申请号：KR1020070071775

申请日：2007-07-18

Applicant: 삼성전자주식회사

Inventor： 김문준 ,  최길현 ,  구주선 ,  서동철 ,  최용순 ,  정덕영

IPC: H01L21/76

CPC classification number: H01L21/76229 ,  H01L21/02282

Abstract: A method for manufacturing a semiconductor device with a shallow trench isolation film is provided to form an element isolation film with high gap fill characteristic and etch-resistant property by using the recessed SOD(Spin On Dielectric) oxide pattern on the semiconductor device. A trench region(109a,109b) limiting an active area is formed in a semiconductor substrate. An SOD oxide pattern(113a,113b) is formed and fills the trench region partly. An SOD nitride pattern(115a) is formed on the SOD oxide pattern. The SOD oxide pattern is formed by forming the SOD coating film and an SOD oxide film by oxide-coating the SOD coating film, and etching back the SOD oxide film.

Abstract translation: 提供一种用于制造具有浅沟槽隔离膜的半导体器件的方法，以通过使用半导体器件上的凹陷SOD（旋转介电）氧化物图案来形成具有高间隙填充特性和耐蚀刻性能的元件隔离膜。 限制有源区的沟槽区（109a，109b）形成在半导体衬底中。 形成SOD氧化物图案（113a，113b）并部分地填充沟槽区域。 在SOD氧化物图案上形成SOD氮化物图案（115a）。 SOD氧化物图案通过用SOD涂膜氧化覆膜形成SOD涂膜和SOD氧化膜形成，并对SOD氧化膜进行回蚀。

公开(公告)号：KR1020080041046A

公开(公告)日：2008-05-09

申请号：KR1020060109135

申请日：2006-11-06

Applicant: 삼성전자주식회사

Inventor： 최종완 ,  김홍근 ,  최용순 ,  백은경 ,  구주선

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L21/76224

Abstract: A method for forming a pattern of a semiconductor device is provided to avoid a leakage current of a floating gate electrode by generally reducing strong tensile stress working on a floating gate conduction layer pattern. A gate insulation layer and a floating gate conduction layer are formed on a semiconductor substrate(100). The semiconductor substrate, the floating gate conduction layer and the gate insulation layer are etched to form a floating gate conduction layer pattern, a gate insulation layer pattern and a trench(106). A first insulation layer(108) is formed on the resultant structure to fill the trench and cover the floating gate conduction layer pattern. A second insulation layer(110) is formed on the first insulation layer. The first insulation layer is an SOG(spin on glass) layer including a polysilanzane-based material, and the second insulation layer is a layer including compressive stress. The process for forming the first insulation layer can include a soft-bake process and an annealing process that are performed on the first insulation layer.

Abstract translation: 提供了一种用于形成半导体器件的图案的方法，以通过通常降低在浮栅导电层图案上工作的强拉应力来避免浮栅电极的漏电流。 在半导体衬底（100）上形成栅绝缘层和浮栅导电层。 蚀刻半导体衬底，浮置栅极导电层和栅极绝缘层以形成浮置栅极导电层图案，栅极绝缘层图案和沟槽（106）。 在所得结构上形成第一绝缘层（108）以填充沟槽并覆盖浮置栅极导电层图案。 在第一绝缘层上形成第二绝缘层（110）。 第一绝缘层是包含聚硅烷基材料的SOG（旋涂玻璃）层，第二绝缘层是包含压应力的层。 形成第一绝缘层的工艺可以包括在第一绝缘层上执行的软烘烤工艺和退火工艺。

公开(公告)号：KR1020080029151A

公开(公告)日：2008-04-03

申请号：KR1020060094788

申请日：2006-09-28

Applicant: 삼성전자주식회사

Inventor： 라상호 ,  김성태 ,  백은경 ,  구주선 ,  변경문

IPC: H01L21/31

CPC classification number: H01L21/32105 ,  H01L21/02164 ,  H01L21/30604 ,  H01L21/3065 ,  H01L21/324

Abstract: A method for forming an insulating layer of a semiconductor device is provided to improve the gap filling of an insulating layer by improving surface roughness in a gap-fill part. A structure(108) is formed on a semiconductor substrate(100). A surface pre-treatment process is performed to remove the semiconductor substrate and a part of an upper surface of the structure. An SOG layer coating process is performed to form an SOG layer by coating an SOG material to bury the pre-treated structure. A silicon oxide layer is formed by heat-treating the SOG layer. The SOG material includes an SOG solution which is formed by resolving the polisilazane in an organic solvent. The pre-treatment process includes an etch process or a plasma process using a wet-etch solution.

Abstract translation: 提供一种用于形成半导体器件的绝缘层的方法，以通过改善间隙填充部分中的表面粗糙度来改善绝缘层的间隙填充。 在半导体衬底（100）上形成结构（108）。 执行表面预处理工艺以去除半导体衬底和结构的上表面的一部分。 通过涂覆SOG材料以掩埋预处理的结构，进行SOG层涂覆工艺以形成SOG层。 通过对SOG层进行热处理形成氧化硅层。 SOG材料包括通过在有机溶剂中拆分聚苯并咪唑而形成的SOG溶液。 预处理工艺包括使用湿蚀刻溶液的蚀刻工艺或等离子体工艺。

公开(公告)号：KR100816749B1

公开(公告)日：2008-03-27

申请号：KR1020060065531

申请日：2006-07-12

Applicant: 삼성전자주식회사

Inventor： 최종완 ,  구주선 ,  김홍근 ,  최용순 ,  김성태 ,  백은경

IPC: H01L21/76 ,  H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/76229 ,  H01L27/105 ,  H01L27/11531

Abstract: 소자분리막 및 그 형성 방법에서, 기상증착 방식으로 기판의 트렌치의 측면 및 바닥 상에 제1 산화막이 형성되고, SOG 절연막이 스핀 코팅 방식으로 제1 산화막 상에 형성되고, 기계적화학적연마 공정에 의해서 트렌치 밖의 SOG 절연막이 제거되어 SOG 절연막이 평탄화되고, 트렌치 내의 SOG 절연막이 에치백에 의해서 리세스 되고, 기상증착 방식으로 제2 산화막이 제1 산화막 및 SOG 절연막 상에 형성된다.
소자분리막, 비휘발성 메모리, 플래시 메모리, SOG 산화막, HDP 산화막

公开(公告)号：KR1020070068878A

公开(公告)日：2007-07-02

申请号：KR1020050130958

申请日：2005-12-27

Applicant: 삼성전자주식회사

Inventor： 구주선 ,  홍은기 ,  이보영 ,  김성태 ,  백은경

IPC: H01L21/335

Abstract: A method for fabricating a semiconductor device and a semiconductor device fabricated by the same are provided to decrease the parasitic capacitance between gate patterns by improving thermal stability of a low-k dielectric layer. Wiring patterns are formed between a semiconductor substrate and an interlayer dielectric in such a way that each of the wiring patterns has a conductive wiring. A low-k dielectric layer(67) is formed to cover the wiring patterns and the semiconductor substrate, in which the low-k dielectric layer is made of an insulation layer having dielectric constant lower than a silicon oxide layer. A capping layer(71) is formed on the low-k dielectric layer to block oxygen and/or moisture.

Abstract translation: 提供一种用于制造半导体器件的方法和由其制造的半导体器件，以通过改善低k电介质层的热稳定性来减小栅极图案之间的寄生电容。 在半导体衬底和层间电介质之间形成布线图案，使得每个布线图案具有导电布线。 形成低k电介质层（67）以覆盖布线图案和半导体衬底，其中低k电介质层由介电常数低于氧化硅层的绝缘层制成。 在低k电介质层上形成封盖层（71）以阻挡氧和/或水分。

公开(公告)号：KR1020060081561A

公开(公告)日：2006-07-13

申请号：KR1020050002051

申请日：2005-01-10

Applicant: 삼성전자주식회사

Inventor： 윤세라 ,  홍창기 ,  이재동 ,  구주선 ,  배근희 ,  박정헌 ,  정명호 ,  박준상 ,  김영옥

IPC: H01L21/28

CPC classification number: H01L21/76897

Abstract: 반도체 기판상의 자기정렬 콘택 형성 예정 영역에 보호막 패턴을 형성하고, 자기정렬 콘택 플러그를 형성하지 않는 나머지 영역에만 층간절연막을 형성함으로써 콘택 플러그 형성 예정 영역에서의 층간절연막 에칭 공정이 생략된 반도체 소자의 자기정렬 콘택 플러그 형성 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 자기정렬 콘택 플러그 형성 방법에서는 콘택 플러그 형성 예정 영역인 제1 영역과 상기 제1 영역을 제외한 나머지 영역인 제2 영역을 포함하는 반도체 기판을 준비한다. 상기 반도체 기판상에 에칭 장벽층에 의하여 그 상면 및 측벽이 덮인 제1 도전층을 형성한다. 상기 반도체 기판상의 상기 제1 영역 위에만 상기 에칭 장벽층 및 상기 반도체 기판의 표면을 덮는 보호막 패턴을 형성한다. 상기 반도체 기판의 제2 영역 위에만 선택적으로 평탄화된 층간절연막을 형성한다. 상기 보호막 패턴을 제거하여 상기 제1 영역에서 상기 제1 도전층 및 에칭 장벽층 사이로 반도체 기판의 표면을 노출시킨다. 상기 제1 영역에서 노출된 반도체 기판의 표면 위에 상기 제1 도전층 및 에칭 장벽층에 의하여 자기정렬되는 콘택 플러그를 형성한다.
자기정렬 콘택, 희생막, PAE, CMP

公开(公告)号：KR100585086B1

公开(公告)日：2006-05-30

申请号：KR1020000037768

申请日：2000-07-03

Applicant: 삼성전자주식회사

Inventor： 신홍재 ,  구주선

IPC: H01L21/28

CPC classification number: H01L21/76897

Abstract: 반도체 장치의 콘택 패드 제조 방법을 개시한다. 본 발명의 일 관점은 반도체 기판 상에 측면과 상면이 차폐 절연막으로 보호되는 게이트를 형성한다. 게이트들 간의 갭을 메우는 더미(dummy) 절연막을 형성하고, 더미 절연막을 패터닝하여 더미 콘택홀을 형성한다. 더미 절연막 상에 더미 콘택홀 채우고 더미 절연막과 습식 선택비를 가지는 층간 절연막을 형성한다. 층간 절연막을 평탄화한 후, 평탄화된 층간 절연막 상을 습식 식각하여 습식 선택비에 의해서 더미 절연막을 선택적으로 제거하여 더미 콘택홀을 채우는 층간 절연막 부분으로 이루어지고 제거되는 더미 절연막 위치에 콘택홀을 형성한다. 콘택홀을 채우는 도전성 패드를 형성한다. 더미 절연막은 수소실세스퀴옥산(HSQ)막을 포함하고, 층간 절연막은 화학 기상 증착에 의한 실리콘 산화막을 포함하여 형성한다.

公开(公告)号：KR1020060036948A

公开(公告)日：2006-05-03

申请号：KR1020040086016

申请日：2004-10-27

Applicant: 삼성전자주식회사

Inventor： 홍은기 ,  구주선 ,  나규태 ,  라상호

IPC: H01L21/76 ,  H01L21/762

CPC classification number: H01L21/76232 ,  H01L21/02164 ,  H01L21/02222 ,  H01L21/02282 ,  H01L21/02337 ,  H01L21/3125 ,  H01L21/316

Abstract: 반도체 장치와 이의 제조 방법 및 이를 이용한 소자 분리막의 형성 방법에 있어서, 리세스를 갖는 기판에 SOG 용액을 도포하여 SOG 박막을 형성한 후, 600 내지 1,000℃의 온도 및 1 내지 50atm의 압력에서 주-열처리하여 상기 SOG 박막을 치밀한 구조를 갖고, 상기 리세스 내에 충분하게 매립되는 실리콘 산화막으로 형성한다. 특히, 상기 리세스는 트랜치 또는 게이트 패턴들 사이의 영역이다. 따라서, 상기 실리콘 산화막으로 이루어지는 박막을 최근의 큰 단차와 좁은 간격을 갖는 패턴들 사이에 보이드의 발생없이 매립시킬 수 있다.