公开(公告)号：KR101424137B1

公开(公告)日：2014-08-04

申请号：KR1020070091225

申请日：2007-09-07

Applicant: 삼성전자주식회사

Inventor： 장철용 ,  안은철 ,  김평완 ,  이택훈

IPC: H01L23/04

CPC classification number: H01L23/13 ,  H01L24/97 ,  H01L25/0657 ,  H01L25/105 ,  H01L2224/16 ,  H01L2224/16225 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/1058 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/15311 ,  H01L2924/351 ,  H01L2924/00

Abstract: 반도체 패키지 및 그의 제조방법을 제공한다. 상기 반도체 패키지는 수지 기판을 구비한다. 상기 수지 기판은 제1 리세스부, 및 상기 제1 리세스부의 주변에 위치하는 주변부를 구비한다. 상기 제1 리세스부의 바닥면 상에 제1 배선부가 배치된다. 상기 제1 리세스부 내에 상부 반도체 칩이 배치된다. 상기 상부 반도체 칩은 제1 내부 전도성 돌기부를 통해 상기 제1 배선부에 전기적으로 접속한다. 상기 제1 리세스부를 채우는 언더필 수지층이 배치된다. 상기 언더필 수지층은 상기 상부 반도체 칩의 측면을 덮는다.

公开(公告)号：KR1020140071745A

公开(公告)日：2014-06-12

申请号：KR1020120139679

申请日：2012-12-04

Applicant: 삼성전자주식회사

Inventor： 조문기 ,  안은철 ,  김상영 ,  신주원 ,  이민호

IPC: H01L21/82

Abstract: Provided is a semiconductor device with improved reliability by preventing a fuse cut by a repair process from being electrically re-connected by electrochemical migration. The semiconductor device includes a substrate, a first fuse pattern and a second fuse pattern which are formed on the substrate and are separated from each other with a first width, a first insulating layer which is formed on the first fuse pattern and the second fuse pattern and includes an opening part which has a second width which is smaller than the first width.

Abstract translation: 提供了一种通过防止由修复过程引起的熔丝断开通过电化学迁移被电连接而提高了可靠性的半导体器件。 半导体器件包括形成在衬底上并以第一宽度彼此分离的衬底，第一熔丝图案和第二熔丝图案，形成在第一熔丝图案上的第一绝缘层和第二熔丝图案 并且包括具有比第一宽度小的第二宽度的开口部。

公开(公告)号：KR101387706B1

公开(公告)日：2014-04-23

申请号：KR1020070082890

申请日：2007-08-17

Applicant: 삼성전자주식회사

Inventor： 김평완 ,  안은철 ,  이종호 ,  이택훈 ,  장철용

IPC: H01L23/48 ,  H01L21/60

CPC classification number: H01L23/49816 ,  H01L21/568 ,  H01L21/6835 ,  H01L23/5389 ,  H01L24/10 ,  H01L24/13 ,  H01L2224/04105 ,  H01L2224/05548 ,  H01L2224/05573 ,  H01L2224/12105 ,  H01L2224/13 ,  H01L2224/13099 ,  H01L2224/96 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01015 ,  H01L2924/01033 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/01087 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/351 ,  H05K3/3436 ,  H05K2201/10977 ,  Y02P70/613 ,  H01L2924/00 ,  H01L2224/05599 ,  H01L2924/00012

Abstract: 반도체 칩 패키지를 제공한다. 이 반도체 칩 패키지는 본딩 패드들을 구비하는 활성면, 활성면에 대향하는 배면 및 측면을 갖는 반도체 칩, 반도체 칩의 배면 및 측면을 둘러싸는 몰딩 확장부, 본딩 패드들과 전기적으로 연결되면서 몰딩 확장부로 연장된 재배선 패턴들, 재배선 패턴들 상에 제공된 범프용 솔더 볼들, 및 반도체 칩의 활성면 및 몰딩 확장부를 덮으면서 범프용 솔더 볼들 각각의 일부가 노출되도록 제공된 몰딩층을 포함한다. 서로 인접하는 범프용 솔더 볼들 사이의 몰딩층은 메니스커스 요면을 갖고, 범프용 솔더 볼들은 활성면과 평행하면서 최대 직경을 갖는 단면을 포함하고, 활성면으로부터 메니스커스 요면의 범프용 솔더 볼과 접하는 가장자리까지의 높이는 범프용 솔더 볼의 단면으로부터 아래 또는 위로 범프용 솔더 볼의 최대 직경의 1/7 길이 이내인 것을 특징으로 한다.
패키지, 팬 아웃, 웨이퍼, 칩, 메니스커스

Abstract translation: 一种半导体芯片封装，包括：半导体芯片，包括具有接合焊盘的第一表面，与所述第一表面相对的第二表面和侧壁; 围绕半导体芯片的第二表面和侧壁的成型延伸部分; 重新分布图案从接合焊盘延伸到模制延伸部分上，并且电连接到焊盘; 碰撞焊球上的再分布图案; 以及模制层，其被配置为覆盖半导体芯片的第一表面和模制延伸部分，同时暴露每个凸块焊球的部分。 成型层在彼此相邻的凸块焊料球之间具有凹面弯月面。

公开(公告)号：KR101387701B1

公开(公告)日：2014-04-23

申请号：KR1020070077507

申请日：2007-08-01

Applicant: 삼성전자주식회사

Inventor： 이종호 ,  이동호 ,  안은철 ,  권용재

IPC: H01L23/12

CPC classification number: H01L21/76898 ,  H01L23/525 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06589

Abstract: 본 발명은 반도체 패키지, 이를 이용한 웨이퍼 스택 패키지 및 이의 제조방법에 관한 것이다. 본 발명의 반도체 패키지는, 칩 패드가 형성된 활성면과 그 반대면인 배면을 갖는 기판과, 상기 칩 패드 및 기판을 수직 관통하며 내측벽에 절연막이 형성된 비아와, 상기 비아의 내부에 충전되고 상기 칩 패드와 전기적으로 연결된 관통전극과, 그리고 상기 관통전극과 일체화되고 재배선된 접속패드를 포함한다.
반도체 패키지, 웨이퍼 스택 패키지, 관통전극, 재배선

公开(公告)号：KR101227078B1

公开(公告)日：2013-01-29

申请号：KR1020080117488

申请日：2008-11-25

Applicant: 삼성전자주식회사

Inventor： 황태주 ,  정태경 ,  안은철

IPC: H01L23/12

CPC classification number: H01L2224/16235 ,  H01L2224/32145 ,  H01L2224/48227 ,  H01L2224/73207 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2924/014 ,  H01L2924/15311 ,  H01L2924/00012 ,  H01L2224/81 ,  H01L2224/85

Abstract: 반도체 패키지 및 그 형성방법이 제공된다. 이 반도체 패키지는 인쇄 회로 기판, 인쇄 회로 기판 상에 실장되고, 인쇄 회로 기판에 인접한 하부면 및 하부면에 대향된 상부면을 포함하는 제 1 반도체 칩 및 제 1 반도체 칩 상에 실장된 칩 패키지를 포함한다. 칩 패키지는 제 1 반도체 칩의 상부면과 전기적으로 직접 연결될 수 있다.
반도체 패키지, 인터포저, 비메모리 소자, 메모리 소자

公开(公告)号：KR1020100093357A

公开(公告)日：2010-08-25

申请号：KR1020090012506

申请日：2009-02-16

Applicant: 삼성전자주식회사

Inventor： 김기혁 ,  정현수 ,  안은철 ,  김점곤 ,  박명순

IPC: H01L21/60 ,  H01L23/48

CPC classification number: H01L2224/16 ,  H01L2924/01078 ,  H01L2924/01079

Abstract: PURPOSE: A wafer level chip size package is provided to prevent from generating a crack by the physical impact or the thermal expansion coefficient mismatch by alleviating the stress on the solder joint part with the configuration including an air gap. CONSTITUTION: A semiconductor chip(11) comprises an electrode pad(12). A first insulation layer(15) is formed on the upper side of the semiconductor chip. A first seed metal layer(17) is formed on the exposed electrode pad and the first insulation layer. A first redistribution(23) is formed on the first seed metal layer. A second insulation layer(25) is formed on the first redistribution and on the first insulation layer.

Abstract translation: 目的：提供晶片级芯片尺寸封装，以通过减轻包含气隙的构造对焊点部件的应力来防止由于物理冲击或热膨胀系数失配而产生裂纹。 构成：半导体芯片（11）包括电极焊盘（12）。 第一绝缘层（15）形成在半导体芯片的上侧。 在暴露的电极焊盘和第一绝缘层上形成第一种子金属层（17）。 在第一种子金属层上形成第一再分布（23）。 在第一再分布上和第一绝缘层上形成第二绝缘层（25）。

公开(公告)号：KR1020090130702A

公开(公告)日：2009-12-24

申请号：KR1020080056442

申请日：2008-06-16

Applicant: 삼성전자주식회사

Inventor： 김영룡 ,  이종호 ,  윤철중 ,  안은철

IPC: H01L23/12 ,  H01L23/48 ,  H01L21/60

CPC classification number: H01L25/105 ,  H01L24/73 ,  H01L24/91 ,  H01L25/0657 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48247 ,  H01L2224/73265 ,  H01L2225/0651 ,  H01L2225/06527 ,  H01L2225/1023 ,  H01L2225/1029 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01015 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2924/3511 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: PURPOSE: A semiconductor package and a method for manufacturing the same are provided to reduce manufacturing costs by reducing a package warpage phenomenon and a form factor in comparison to a conventional fan-out-stacking. CONSTITUTION: In a device, a first semiconductor chip(110) is formed on the front side(102f) of a first printed circuit board(102). A plurality of reconnection pads(140) are arranged in an active region of the first semiconductor chip. The reconnection pad is electrically connected to the first printed circuit board. A first molding film(150) covering the first semiconductor chip is formed in the front side of the first printed circuit board. A via hole(152) is formed by removing a part of the first molding film. A second semiconductor package is laminated on the first semiconductor package. A solder ball(260) of the second semiconductor package(200) is inserted into the via hole. The solder ball and the second reconnection pad are electrically combined by performing a reflow process.

Abstract translation: 目的：提供一种半导体封装及其制造方法，以与传统的扇出堆叠相比，通过减小封装翘曲现象和形状因素来降低制造成本。 构成：在装置中，第一半导体芯片（110）形成在第一印刷电路板（102）的前侧（102f）上。 多个重新连接焊盘（140）布置在第一半导体芯片的有源区域中。 重新连接板电连接到第一印刷电路板。 覆盖第一半导体芯片的第一成型膜（150）形成在第一印刷电路板的前侧。 通过去除第一成型膜的一部分来形成通孔（152）。 第二半导体封装层叠在第一半导体封装上。 第二半导体封装（200）的焊球（260）插入到通孔中。 通过进行回流处理，焊锡球和第二重新连接焊盘电结合。

公开(公告)号：KR100923562B1

公开(公告)日：2009-10-27

申请号：KR1020070044643

申请日：2007-05-08

Applicant: 삼성전자주식회사

Inventor： 황태주 ,  정태경 ,  안은철

IPC: H01L23/12

CPC classification number: H01L23/481 ,  H01L24/48 ,  H01L24/73 ,  H01L24/81 ,  H01L24/85 ,  H01L24/97 ,  H01L25/03 ,  H01L25/18 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/16235 ,  H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48235 ,  H01L2224/73207 ,  H01L2224/73265 ,  H01L2224/81801 ,  H01L2224/85 ,  H01L2224/97 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2224/81 ,  H01L2924/00 ,  H01L2224/0401 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 반도체 패키지 및 그 형성방법이 제공된다. 상기 반도체 패키지는 인쇄 회로 기판, 상기 인쇄 회로 기판 상에 실장된 제 1 반도체 칩 및 상기 제 1 반도체 칩 상에 실장된 칩 패키지를 포함하되, 상기 칩 패키지는 상기 제 1 반도체 칩과 직접 접한다.
반도체 패키지, 인터포저, 비메모리 소자, 메모리 소자

公开(公告)号：KR1020090038643A

公开(公告)日：2009-04-21

申请号：KR1020070104035

申请日：2007-10-16

Applicant: 삼성전자주식회사

Inventor： 김평완 ,  안은철 ,  이택훈 ,  장철용

IPC: H01L23/48

CPC classification number: H01L23/49541 ,  H01L23/3114 ,  H01L2224/04105 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A semiconductor package and an electronic device including the same are provided to improve reliability of a semiconductor package by minimizing a disconnection phenomenon and a crack of a wiring due to a thermal or mechanical stress. A semiconductor package(100) includes a semiconductor chip(110) and a molding film(120). The semiconductor chip and the molding film have a quadrangle plane structure. The semiconductor chip includes a plurality of die pads(130). The semiconductor package includes a plurality of out terminals(140) connected to the die pads. The die pads are arranged on four surfaces or two surfaces of the semiconductor chip. The out terminals are arranged around the semiconductor chip. A wiring(150) is extended from the die pad to the out terminal, and is overlapped with an interface(160) between the semiconductor chip and the molding film. A part(170) overlapped with the interface has a wider width than a different part.

Abstract translation: 提供半导体封装和包括该半导体封装的电子器件，以通过最小化由于热或机械应力引起的断线现象和布线裂纹来提高半导体封装的可靠性。 半导体封装（100）包括半导体芯片（110）和模制薄膜（120）。 半导体芯片和成型膜具有四边形平面结构。 半导体芯片包括多个管芯焊盘（130）。 半导体封装包括连接到管芯焊盘的多个端子（140）。 芯片焊盘布置在半导体芯片的四个表面或两个表面上。 输出端子布置在半导体芯片周围。 布线（150）从芯片焊盘延伸到外部端子，并且与半导体芯片和成型膜之间的接口（160）重叠。 与界面重叠的部分（170）具有比不同部分宽的宽度。

公开(公告)号：KR100885918B1

公开(公告)日：2009-02-26

申请号：KR1020070038326

申请日：2007-04-19

Applicant: 삼성전자주식회사

Inventor： 박진우 ,  조차제 ,  안은철 ,  황태주 ,  유혜정 ,  박찬

IPC: H01L23/12

CPC classification number: H01L24/73 ,  H01L24/12 ,  H01L24/16 ,  H01L24/32 ,  H01L25/0652 ,  H01L2224/0401 ,  H01L2224/0554 ,  H01L2224/05573 ,  H01L2224/056 ,  H01L2224/06134 ,  H01L2224/06136 ,  H01L2224/13025 ,  H01L2224/13099 ,  H01L2224/16227 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/4824 ,  H01L2224/73203 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2224/83194 ,  H01L2225/06517 ,  H01L2924/00014 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/014 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

Abstract: 반도체 디바이스 스택 패키지(semiconductor device stack package structure)에 있어 복수의 반도체 칩(chip)의 활성면이 기판(substrate)을 향하고, 복수의 반도체 칩 사이의 공간을 이용하여 상부 칩이 기판(substrate)에 범프(bump)로 연결되어 구현되는 패키지, 이를 이용한 전기장치 및 그 패키지의 제조방법에 관해 개시한다. 본 발명은 와이어루프(wire loop)가 없기 때문에 와이어루프(wire loop)로 인한 높이 증가가 없고, 전기적 통로(electrical path)의 길이를 줄여 전기적 성능(electrical performance) 특성을 향상시킨다. 이를 위하여 본 발명은 플립 칩(flip chip)만으로 이루어진 구조로서 복수의 칩으로 적층되며 다양한 스택 패키지 응용이 가능한 장점이 있다.
플립 칩(flip chip), 스택(stack), 페이스다운(face down), 범프(bump)

Abstract translation: 在半导体器件堆叠封装及其形成方法中，封装包括：衬底; 堆叠在所述基板上并具有朝向所述基板的方向取向的有源面的多个下部芯片; 以及设置在下芯片上的至少一个上芯片，并且经由设置在下芯片之间的凸块连接到基板。 由于没有形成线环，堆叠封装的高度不会增加，并且电气路径被缩短，从而提高了堆叠封装的电性能。 此外，半导体器件堆叠封装具有倒装芯片结构，因此可以以各种方式堆叠多个半导体芯片。