公开(公告)号：KR1020110108220A

公开(公告)日：2011-10-05

申请号：KR1020100064415

申请日：2010-07-05

Applicant: 삼성전자주식회사

Inventor： 박찬진 ,  황기현 ,  최한메 ,  유동철 ,  황완식

IPC: H01L27/115 ,  H01L21/8247 ,  H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/11582 ,  H01L27/1157 ,  H01L27/0688 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11578 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7889 ,  H01L29/7926

Abstract: 3차원 반도체 장치 및 그 제조 방법이 제공된다. 이 장치는 차례로 적층된 도전 패턴들을 포함하면서 기판 상에 배치되는 도전 구조체, 도전 구조체를 관통하여 기판의 상부면에 삽입되는 반도체 패턴, 및 반도체 패턴과 도전 구조체 사이에 개재되는 절연막 구조체를 포함한다. 반도체 패턴은 수평적으로 연장되어 절연막 구조체의 아래에서 기판의 측벽과 직접 접촉한다.

公开(公告)号：KR1020110108216A

公开(公告)日：2011-10-05

申请号：KR1020100055098

申请日：2010-06-10

Applicant: 삼성전자주식회사

Inventor： 황완식 ,  나카니시토시로 ,  유동철 ,  황기현 ,  최한메 ,  박찬진

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/11582 ,  H01L27/1157

Abstract: 3차원 반도체 장치가 제공된다. 이 장치는 반도체 기판 상에 차례로 적층된 선택 구조체 및 메모리 구조체를 포함한다. 선택 구조체는 선택 라인들, 이들을 관통하여 반도체기판에 접촉하는 선택 활성 패턴, 그리고 선택 라인들과 선택 활성 패턴 사이에 배치되는 선택 게이트 절연막을 포함하고, 메모리 구조체는 워드 라인들, 이들을 관통하여 선택 활성 패턴에 접촉하는 메모리 활성 패턴, 그리고 워드라인들과 메모리 활성 패턴 사이에 배치되는 메모리 게이트 절연막을 포함한다. 이때, 메모리 게이트 절연막의 일부는 연장되어 워드라인의 상부면 및 하부면을 덮는다.

公开(公告)号：KR1020090100951A

公开(公告)日：2009-09-24

申请号：KR1020080026489

申请日：2008-03-21

Applicant: 삼성전자주식회사

Inventor： 김병주 ,  김선정 ,  훠종량 ,  양준규 ,  조선호 ,  최한메 ,  김영선

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28273 ,  H01L21/02164 ,  H01L21/02178 ,  H01L21/022 ,  H01L21/0228 ,  H01L21/02337 ,  H01L21/02348 ,  H01L21/02356 ,  H01L21/28282 ,  H01L21/3141 ,  H01L21/31612 ,  H01L21/3162 ,  H01L21/84 ,  H01L29/42332 ,  H01L29/7881 ,  H01L29/792 ,  H01L29/42324

Abstract: PURPOSE: A nonvolatile memory device and method of forming the same are provided to improve the interfacial property between the silicon oxide film and the aluminum oxide film. CONSTITUTION: The tunnel insulating layer(20) is formed on the semiconductor substrate(11). The charge trapping layer(30) is formed on the tunnel insulating layer. The first aluminum oxide film(42) successively laminated on the charge trapping layer, and the silicon oxide film(44) and the dielectric layer(40) including the second aluminum oxide layer(46) are formed. The gate electrode which contacts with the second aluminum oxide layer is formed on the dielectric layer.

Abstract translation: 目的：提供一种非易失性存储器件及其形成方法，以改善氧化硅膜和氧化铝膜之间的界面特性。 构成：隧道绝缘层（20）形成在半导体衬底（11）上。 电荷俘获层（30）形成在隧道绝缘层上。 形成连续层叠在电荷俘获层上的第一氧化铝膜（42），并且形成包含第二氧化铝层（46）的氧化硅膜（44）和电介质层（40）。 与第二氧化铝层接触的栅电极形成在电介质层上。

公开(公告)号：KR1020090036913A

公开(公告)日：2009-04-15

申请号：KR1020070102214

申请日：2007-10-10

Applicant: 삼성전자주식회사

Inventor： 최한메 ,  박영근 ,  이광희 ,  김병주 ,  이명범

IPC: H01L21/8247

Abstract: A nonvolatile memory device is provided to reduce a leakage current by preventing a tunneling of electrons from a charge storage film to a control gate electrode. A nonvolatile memory device includes a tunnel insulation film(110), a charge storage film(120), a blocking insulation film(150), and a control gate electrode(160). The tunnel insulation film is arranged on a semiconductor substrate(100). The charge storage film is arranged on the tunnel insulation film. The blocking insulation film is arranged on the charge storage film, and has a first blocking insulation film(150a) and a second blocking insulation film(150b). The first blocking insulation film and the second blocking insulation film have different permittivity. The control gate electrode is arranged on the blocking insulation film. A tunneling distance between the charge storage film and the control gate electrode is larger than thickness of the blocking insulation film.

Abstract translation: 提供非易失性存储器件以通过防止电子从电荷存储膜到控制栅电极的隧穿而减少漏电流。 非易失性存储器件包括隧道绝缘膜（110），电荷存储膜（120），阻挡绝缘膜（150）和控制栅电极（160）。 隧道绝缘膜布置在半导体衬底（100）上。 电荷存储膜设置在隧道绝缘膜上。 阻挡绝缘膜布置在电荷存储膜上，并且具有第一阻挡绝缘膜（150a）和第二阻挡绝缘膜（150b）。 第一阻挡绝缘膜和第二阻挡绝缘膜具有不同的介电常数。 控制栅极布置在阻挡绝缘膜上。 电荷存储膜和控制栅电极之间的隧穿距离大于阻挡绝缘膜的厚度。

公开(公告)号：KR100825787B1

公开(公告)日：2008-04-29

申请号：KR1020060104683

申请日：2006-10-26

Applicant: 삼성전자주식회사

Inventor： 이승환 ,  박영근 ,  김선정 ,  오세훈 ,  최한메

IPC: H01L27/115

CPC classification number: H01L29/7923 ,  H01L29/4234

Abstract: 프로그램과 소거 동작에서 문턱전압의 극대화와 속도의 향상을 가져오는 전하트랩층을 포함하는 메모리소자를 제공한다. 그 소자는 반도체 기판 상에 배치된 터널절연막 상에 배치되고, 정공(hole) 트랩 밀도가 높은 제1 질화막과 전자(electron) 트랩 밀도가 높은 제2 질화막의 적어도 하나 쌍으로 이루어진 전하트랩층을 포함한다.
전하트랩층, 정공 트랩밀도, 전자 트랩밀도, 질화막

公开(公告)号：KR1020080035859A

公开(公告)日：2008-04-24

申请号：KR1020060102452

申请日：2006-10-20

Applicant: 삼성전자주식회사

Inventor： 오세훈 ,  박영근 ,  최한메 ,  이승환 ,  박기연 ,  김선정 ,  류민경 ,  김성태 ,  김영선

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L29/4234

Abstract: A nonvolatile memory device is provided to improve program/erase operations in case of a low operational voltage is applied to a gate electrode by employing a blocking layer including an LaAlO3 layer. A tunnel layer(110) is formed on a semiconductor substrate(100). A charge trap layer(120) is formed on the tunnel layer. A blocking layer(130) is formed on the charge trap layer. The blocking layer includes an LaAlO3 layer(134). A gate electrode(140) is formed on the blocking layer. Source/drain regions(160) are formed to be aligned to the gate electrode. The blocking layer is a laminated structure of a first Al2O3 layer(136), the LaAlO3 layer, and a second Al2O3 layer. A width of the gate electrode is smaller than that of the blocking layer. A dielectric is formed on an upper surface of the blocking layer on which the gate electrode is not formed.

Abstract translation: 提供一种非易失性存储器件，用于通过采用包括LaAlO 3层的阻挡层将低工作电压施加到栅电极的情况下改善编程/擦除操作。 隧道层（110）形成在半导体衬底（100）上。 在隧道层上形成电荷捕获层（120）。 在电荷陷阱层上形成阻挡层（130）。 阻挡层包括LaAlO 3层（134）。 在阻挡层上形成栅电极（140）。 源极/漏极区域（160）形成为与栅电极对准。 阻挡层是第一Al 2 O 3层（136），LaAlO 3层和第二Al 2 O 3层的层叠结构。 栅电极的宽度小于阻挡层的宽度。 在没有形成栅电极的阻挡层的上表面上形成电介质。

公开(公告)号：KR1020080022852A

公开(公告)日：2008-03-12

申请号：KR1020060086593

申请日：2006-09-08

Applicant: 삼성전자주식회사

Inventor： 오세훈 ,  박영근 ,  최한메 ,  이승환 ,  박기연 ,  김선정

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28282 ,  H01L29/4234 ,  H01L29/513 ,  H01L29/792 ,  H01L29/66833

Abstract: A non-volatile memory device and a manufacturing method thereof are provided to electrons trapped in a charge trapping layer pattern by removing side portions of the charge trapping layer pattern through isotropic etching. A tunnel insulating layer pattern(140) is formed on a channel region of a substrate(100). A charge trapping layer pattern(144) is formed on the tunnel insulating layer pattern to trap electrons from the channel region. A dielectric layer pattern(136) is formed on the charge trapping layer pattern, and a gate electrode is formed on the dielectric layer pattern. Spacers(132) are formed on sidewalls of the gate electrode. The charge trapping layer pattern has a width smaller than a distance between outer surfaces of the spacers. The width of the charge trapping layer pattern is smaller than that of the tunnel insulating layer pattern.

Abstract translation: 通过各向同性蚀刻去除电荷俘获层图案的侧边部分，将非易失性存储器件及其制造方法提供给捕获在电荷俘获层图案中的电子。 隧道绝缘层图案（140）形成在衬底（100）的沟道区上。 电荷俘获层图案（144）形成在隧道绝缘层图案上以从沟道区域捕获电子。 在电荷捕获层图案上形成电介质层图案（136），并且在电介质层图案上形成栅电极。 隔板（132）形成在栅电极的侧壁上。 电荷捕获层图案的宽度小于间隔物的外表面之间的距离。 电荷俘获层图案的宽度小于隧道绝缘层图案的宽度。

公开(公告)号：KR100807228B1

公开(公告)日：2008-02-28

申请号：KR1020060090444

申请日：2006-09-19

Applicant: 삼성전자주식회사

Inventor： 김선정 ,  박영근 ,  최한메 ,  이승환 ,  오세훈 ,  김영선

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/66833 ,  H01L21/28282 ,  H01L29/4234 ,  H01L29/517

Abstract: A method for fabricating a non-volatile memory device is provided to improve the threshold voltage and leakage current characteristic of the device by forming a gate structure on a channel region. A tunnel insulation layer(102) having a first thickness is formed on a substrate(100) having a channel region through a thermal oxidization process. A second tunnel insulation layer(104) having a second thickness shallower than the first thickness is formed on the first tunnel insulation layer. A charge trapping layer(106) is formed on the tunnel insulation layer to trap electrons in the channel region, and then a blocking layer(108) is formed on the charge trapping layer. A conductive layer(110) is formed on the blocking layer. The conductive layer, the blocking layer, the charge trapping layer, the second tunnel insulation layer and the first tunnel insulation layer are patterned to form a gate structure on the channel region.

Abstract translation: 提供一种用于制造非易失性存储器件的方法，通过在沟道区上形成栅极结构来改善器件的阈值电压和漏电流特性。 具有第一厚度的隧道绝缘层（102）通过热氧化工艺形成在具有沟道区的衬底（100）上。 在第一隧道绝缘层上形成具有比第一厚度浅的第二厚度的第二隧道绝缘层（104）。 在隧道绝缘层上形成电荷俘获层（106），以在沟道区域中捕获电子，然后在电荷俘获层上形成阻挡层（108）。 在阻挡层上形成导电层（110）。 图案化导电层，阻挡层，电荷俘获层，第二隧道绝缘层和第一隧道绝缘层，以在沟道区上形成栅极结构。

公开(公告)号：KR100693890B1

公开(公告)日：2007-03-12

申请号：KR1020050032945

申请日：2005-04-21

Applicant: 삼성전자주식회사

Inventor： 이승환 ,  윤경렬 ,  최한메 ,  박기연 ,  최대식 ,  김영선

IPC: H01L21/20

CPC classification number: H01L21/02304 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/02189 ,  H01L21/02205 ,  H01L21/0228 ,  H01L21/28556 ,  H01L21/3141 ,  H01L21/31616 ,  H01L21/31645 ,  H01L27/10817 ,  H01L27/10852 ,  H01L28/75

Abstract: 반도체 기판 상에 커패시터와 같은 반도체 장치를 제조하는 방법에서, 티타늄 질화물을 포함하는 하부 전극은 TiCl4 가스와 NH3 가스를 이용하는 TPD(TiCl4 pulsed deposition) 방법을 통해 상기 반도체 기판 상에 형성된다. 상기 하부 전극 상에는 유전막으로서 지르코늄 산화막이 형성되며, 상기 유전막 상에 상부 전극이 TPD 방법을 통해 형성된다. 상기 하부 전극과 상기 유전막 사이 및 상기 유전막과 상기 상부 전극 사이에는 상기 유전막과 상기 전극들 사이의 반응을 방지하기 위한 제1반응 장벽막 및 제2반응 장벽막이 각각 형성된다. 따라서, 상기 유전막의 전기적 특성의 열화를 방지할 수 있다.

公开(公告)号：KR100688499B1

公开(公告)日：2007-03-02

申请号：KR1020040067433

申请日：2004-08-26

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  정정희 ,  유차영 ,  김영선 ,  박영근 ,  남갑진 ,  김성태 ,  오세훈 ,  정은애 ,  최한메 ,  이승환 ,  최정식

IPC: H01L27/04

CPC classification number: H01L29/92 ,  H01L27/10852 ,  H01L28/40

Abstract: 유전막의 결정화로 인한 누설 전류를 방지할 수 있는 MIM 캐패시터 및 그 제조방법을 개시한다. 개시된 본 발명의 MIM 캐패시터는, 금속 물질로 된 하부 전극, 상기 하부 전극 상에 형성되는 유전막, 상기 유전막 상부에 형성되는 금속 물질로 된 상부 전극을 포함한다. 상기 유전막은 그 내부에 상기 유전막과 상이한 물질로 된 결정화 방지막을 포함한다.
결정화 방지막, ALD, 하프늄 산화막, 알루미늄 산화막, 티타늄 질화막, 누설 전류