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公开(公告)号：KR101775560B1
公开(公告)日：2017-09-07
申请号：KR1020100130291
申请日：2010-12-17
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/7831 , H01L29/2003 , H01L29/404 , H01L29/42316 , H01L29/66462 , H01L29/66863 , H01L29/7787 , H01L29/812
Abstract: 본발명은전계효과트랜지스터및 그제조방법에관한것으로서, 반도체기판상부에소스, 드레인및 게이트전극을형성하는주요전극형성단계; 상기소스, 드레인및 게이트전극을포함하는반도체기판상부에절연막을증착하는절연막증착단계; 상기절연막상부에다층의감광막을증착하고패터닝하여개구부의노출층이서로다른다층의전계전극패턴을형성하는전계전극패턴형성단계; 상기전계전극패턴을식각마스크로이용한절연막식각공정을수행하여서로다른단차를가지는절연막을형성하는절연막식각단계; 및상기전계전극패턴을이용하여금속층을증착하고, 리프트오프 (Lift-off) 공정을수행하여상기서로다른단차를가지는절연막상부에전계전극을형성하는전계전극형성단계를포함한다.
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公开(公告)号：KR1020170094814A
公开(公告)日：2017-08-22
申请号：KR1020160015725
申请日：2016-02-11
Applicant: 한국전자통신연구원
Inventor： 도재원 , 김해천 , 민병규 , 임종원 , 강동민 , 김동영 , 김성일 , 신민정 , 안호균 , 윤형섭 , 이상흥 , 이종민 , 장유진 , 정현욱 , 조규준 , 주철원
IPC: H01L29/778 , H01L29/16 , H01L29/66
Abstract: 반도체소자는, 기판상에순차적으로제1 반도체층과제2 반도체층을형성하고, 상기제2 반도체층상에그래핀층을형성하고, 상기그래핀층상에서로이격된소스전극과드레인전극을형성하고, 상기소스전극과상기드레인전극을마스크로하여그래핀층을패터닝하고, 상기제2 반도체층상면에절연막을형성하고, 상기제2 반도체층상면에게이트전극을형성함으로써제조될수 있다.
Abstract translation: 一种半导体器件，其特征在于，在衬底上依次形成第一半导体层的半导体层的第一半导体层，在第二半导体层上形成石墨烯层，在石墨烯层上形成源电极和漏电极， 使用源电极和漏电极作为掩模来图案化石墨烯层;在第二半导体层上形成绝缘膜;以及在第二半导体层上形成栅电极。
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公开(公告)号：KR1020160119328A
公开(公告)日：2016-10-13
申请号：KR1020150046989
申请日：2015-04-02
Applicant: 한국전자통신연구원
IPC: H03F3/60
Abstract: 본발명은 RF 전력소자내부정합형패키지용정합회로설계에적용하기위하여 RF 전력소자의특성을추출하는방법과이를이용하여구현한정합회로를포함하는전력증폭장치에관한것이다. 구체적으로, 본발명은전력소자의특성추출기준점을제안하고이를이용하여전력소자의특성추출을기존의모델링과디임베딩방식이아닌기준점을달리한측정방식을활용하여전력소자의특성을정확히추출한후 정합회로설계에활용하는방법및 이를통해구현된전력증폭장치를제공한다.
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公开(公告)号：KR101583094B1
公开(公告)日：2016-01-07
申请号：KR1020100127661
申请日：2010-12-14
Applicant: 한국전자통신연구원
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/42376 , H01L29/2003 , H01L29/40 , H01L29/402 , H01L29/42316 , H01L29/66462 , H01L29/7787 , H01L29/812
Abstract: 본발명은반도체소자및 이의제조방법에관한것으로, 본발명의반도체소자는 AlGaN/GaN 이종접합구조를가지는기판위에소스전극, 드레인전극, 필드플레이트전극및 게이트전극을형성하는데있어서, 상기게이트전극의머리부하단에위치한제2지지부측면에게이트전극과동일한금속으로이루어진필드플레이트전극을형성함으로써, 게이트전극의무너짐을방지하고반도체소자의고주파및 고전압특성을향상시킨다.
Abstract translation: 本发明涉及一种半导体器件及其制造方法中，根据本发明，形成在具有异质结结构，所述漏电极，所述场板电极与所述栅电极，所述栅电极的基板的的AlGaN / GaN源电极的半导体装置 通过形成由相同金属作为在载体上的第二侧上的栅电极第一场极板电极，位于头的底部，从而防止栅电极的崩溃和提高半导体装置的高频和高压的特点。
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公开(公告)号：KR101444708B1
公开(公告)日：2014-09-26
申请号：KR1020090124720
申请日：2009-12-15
Applicant: 한국전자통신연구원
CPC classification number: H01F17/0006 , H01F2017/0086 , H01L28/10
Abstract: 본 발명의 기술적 사상의 실시 예에 따른 인덕터는 반도체 기판 내에 일 방향을 따라 형성된 제 1 내지 제 4 도전 단자들, 상기 반도체 기판의 일면에 형성되며, 상기 제 1 내지 제 4 도전 단자들 중 내측에 위치한 제 2 및 제 3 도전 단자와 전기적으로 연결된 제 1 도전 라인, 상기 반도체 기판의 상기 일면에 형성되며, 상기 제 1 내지 제 4 도전 단자들 중 외측에 위치한 제 1 및 제 4 도전 단자와 전기적으로 연결된 제 2 도전 라인 및 상기 반도체 기판의 타면에 형성되며, 상기 제 1 내지 제 4 도전 단자들 중 상기 제 1 도전 단자 및 상기 제 3 도전 단자와 전기적으로 연결된 제 3 도전 라인을 포함한다.
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Patent Agency Ranking
公开(公告)号：KR101363174B1
公开(公告)日：2014-02-13
申请号：KR1020090075209
申请日：2009-08-14
Applicant: 한국전자통신연구원
CPC classification number: H03F3/24 , H03F1/565 , H03F3/195 , H03F2200/222
Abstract: 본 발명은 전력 증폭기는 게이트 단으로 입력된 신호를 증폭하여 드레인 단으로 출력하는 고전자 이동도 트랜지스터(HEMT)와, 상기 게이트 단과 접지 사이에 연결되는 입력 정합 회로와, 그리고 상기 드레인 단과 접지 사이에 연결되는 직류 바이어스 회로를 포함한다.
상술한 구성을 통하여 음전압을 제공하기 위한 바이어스 수단 없이, 단일 직류 바이어스 회로만으로 고전자 이동도 트랜지스터(HEMT)를 바이어스 할 수 있다. 또한, 션트 인덕터와 초크 인덕터를 통하여 다양한 동작 주파수 대역에서 우수한 정합 특성이 제공될 수 있다.-
公开(公告)号：KR101243836B1
公开(公告)日：2013-03-20
申请号：KR1020090083600
申请日：2009-09-04
Applicant: 한국전자통신연구원
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/8128 , H01L29/42316 , H01L29/66863
Abstract: 반도체 소자 및 그 형성 방법이 제공된다. 상기 반도체 소자는 기판, 기판 상에 배치되 게이트 전극의 양 측벽 상에 각각 배치된 제1 보이드 영역 및 제2 보이드 영역을 포함하고, 상기 게이트 전극의 양 측벽 상에 배치된 비대칭 보이드 영역으로 인해 특성이 우수한 반도체 소자가 제공될 수 있다.
T 형 게이트 전극, 보이드, 비대칭-
公开(公告)号：KR1020100061607A
公开(公告)日：2010-06-08
申请号：KR1020080120192
申请日：2008-11-29
Applicant: 한국전자통신연구원
IPC: G02B6/10 , H01L27/146
CPC classification number: H01L25/167 , H01L2224/0603 , H01L2224/45014 , H01L2224/48137 , H01L2224/4903 , H01L2224/73265 , H01L2924/1305 , H01L2924/30107 , H01L2924/00
Abstract: PURPOSE: A high speed optical wiring element is provided to form an optical has high speed, low power, and low price without a serializer, a parallelizer, and a modulator by using a multi-channel fiber. CONSTITUTION: A first semiconductor chip(301) is formed on a SOI(Silicon On Insulator) substrate(200). An optical emitter(302) outputs a multiple optical signal by receiving a multiple electric signal from the first semiconductor chip on the SOI substrate. An optical detector(304) changes the multi optical signal of the SOI substrate into the multiple electric signal. A second semiconductor chip(305) receives a multiple electric signal transformed with the optical detector of the SOI substrate. The SOI substrate comprises a first SOI substrate, a second semiconductor chip, and a second SOI substrate. The first SOI substrate and the second SOI substrate are arranged to be separated.
Abstract translation: 目的：通过使用多通道光纤，提供高速光配线元件以形成具有高速度，低功率和低价格的光学，而不需要串行器，并行器和调制器。 构成：在SOI（绝缘体上硅）衬底（200）上形成第一半导体芯片（301）。 光发射器（302）通过从SOI衬底上的第一半导体芯片接收多个电信号来输出多个光信号。 光检测器（304）将SOI衬底的多光信号改变为多电信号。 第二半导体芯片（305）接收用SOI衬底的光检测器变换的多电信号。 SOI衬底包括第一SOI衬底，第二半导体芯片和第二SOI衬底。 第一SOI衬底和第二SOI衬底被布置成分离。
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公开(公告)号：KR1020100061606A
公开(公告)日：2010-06-08
申请号：KR1020080120191
申请日：2008-11-29
Applicant: 한국전자통신연구원
IPC: H01L27/04
Abstract: PURPOSE: An optical wiring device is provided to reduce the power consumption by minimizing a performance deterioration caused by a parasitic component on a silicon substrate. CONSTITUTION: A first semiconductor chip(301) is arranged on a SOI(Silicon-On-Insulator) substrate(300). An optical emitter(302) is inputted with an electric signal form the first semiconductor chip and outputs the optical signal. A photodetector(304) senses the optical signal and changes the optical signal into the electric signal. A second semiconductor chip is inputted with the electric signal from the photodetector. A first SOI substrate is arranged with the first semiconductor chip and the photodetector. A second SOI substrate is arranged with the second semiconductor chip and the photodetector.
Abstract translation: 目的：提供一种光学配线装置，通过最小化由硅衬底上的寄生成分引起的性能劣化来降低功耗。 构成：第一半导体芯片（301）布置在SOI（绝缘体上硅）衬底（300）上。 光发射器（302）从第一半导体芯片输入电信号并输出光信号。 光电检测器（304）感测光信号并将光信号转换成电信号。 第二半导体芯片从光电检测器输入电信号。 第一SOI衬底与第一半导体芯片和光电检测器配置。 第二SOI衬底与第二半导体芯片和光电检测器一起布置。
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公开(公告)号：KR100942697B1
公开(公告)日：2010-02-16
申请号：KR1020070121639
申请日：2007-11-27
Applicant: 한국전자통신연구원
IPC: H03B5/12
CPC classification number: H03B5/1231 , H03B5/1212 , H03B5/1215 , H03B5/1221 , H03B5/1253
Abstract: 본 발명은 커패시티브-디제너레이션 이중교차결합 전압제어발진기에 관한 것으로, 공진부의 제1 및 제2 출력노드에 교차 결합된 발진 트랜지스터쌍을 구비하여 발진 동작을 수행하는 주교차 결합 발진부; 및 상기 공진부의 제1 및 제2 출력노드와 상기 주교차 결합 발진부의 트랜지스터쌍에 대해 교차 결합된 정궤환 트랜지스터쌍과 상기 정궤환 트랜지스터쌍의 에미터간에 연결된 디제너레이션 커패시턴스를 구비하여, 상기 주교차 결합 발진부의 부성 저항을 증대시키는 보조교차 결합 발진부를 포함하여 구성되며, 이에 의하여 최대획득가능 발진 주파수를 증대하면서 입력 커패시턴스는 감소될 수 있도록 한다.
전압제어발진기, 커패시티브-디제너레이션, 이중교차결합, 부성 저항
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