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公开(公告)号：KR1019960003095B1
公开(公告)日：1996-03-04
申请号：KR1019930026891
申请日：1993-12-08
Applicant: 한국전자통신연구원
IPC: H03M13/00
Abstract: a branch matrix operation means for outputting a branch matrix; an addition-comparison-selection means for receiving the branch matrix from the branch matrix operation means and performing an addition-comparison-selection process to output a path matrix and a path determining bit; a path matrix renewal means for searching a state vector having a minimum path matrix by a path matrix renewed in a path time outputted from the addition-comparison-selection means; and a chain back means for receiving a path removing bit and the state vector having the minimum path matrix from the path matrix renewal means, for receiving the path determining bit from the addition-comparison-selection means, for arranging a virtual information bit row to output the arranged bit row to the path matrix renewal means in a path control bit manner or obtain a decoding bit to thereby output the decoding bit to the outside.
Abstract translation: 分支矩阵运算装置，用于输出分支矩阵; 附加比较选择装置，用于从分支矩阵运算装置接收分支矩阵，并执行加法比较选择处理以输出路径矩阵和路径确定位; 路径矩阵更新装置，用于通过在从加法比较选择装置输出的路径时间中更新的路径矩阵来搜索具有最小路径矩阵的状态向量; 以及链路装置，用于从路径矩阵更新装置接收路径去除比特和具有最小路径矩阵的状态向量，用于从加法比较选择装置接收路径确定比特，用于将虚拟信息比特列排列到 以路径控制位方式将布置的位行输出到路径矩阵更新装置，或者获得解码位，从而将解码位输出到外部。
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公开(公告)号：KR1019950021450A
公开(公告)日：1995-07-26
申请号：KR1019930026305
申请日：1993-12-03
Applicant: 한국전자통신연구원
IPC: H01L23/34
Abstract: 본 발명은 채널층 식각을 통한 마이크로웨이브용 전력FET의 열방출방법에 관한 것으로서, 종래의 사용도중 채널에서 열방출이 효과적이지 못한 문제점을 해결하기 위하여 본 발명은 기간(33)을 연마한 후 감광막(22)을 형성 및 채널층 식각을 위한 비어홀 마스크(11)를 상부에 위치하는 공정(가)과, 상기 비어홀 마스크(11)를 이용하여 식각을 한 후 상기 감광막(22)을 제거하는 공정(나)과, 상기 채널중 아랫부분의 바닥에 소정의 금속(55)을 소정 두께로 증각하는 공정(다)과, 상기 채널층부분만을 금으로 재충진하기 위해 감광막(22)마스크를 형성하는 공정(라)과, 상기 감광막(22)마스크를 제외한 부분에 소정두께로 금(55)을 도금하여 재충진하는 공정 (마)과, 상기 감광막(22)마스크를 제거한 후 전면을 도금하는 공정(마)로 구성 되어 보다 효율적으로 열을 방출 킬 수 있는 장점이 있다
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公开(公告)号：KR1019950020089A
公开(公告)日：1995-07-24
申请号：KR1019930026891
申请日：1993-12-08
Applicant: 한국전자통신연구원
IPC: H03M13/00
Abstract: 본 발명은 경로제거 비트 값이 '1'인 상태의 벡터에 대하여 덧셈-비교 처리 및 체인 백과정을 수행하지 않아 경로 제거비트 생성에 대한 계산량 보다 많은 량의 계산 과정을 줄일 수 있는 비터비(Viterbi) 복호기에 관한 것으로, 본 발명은 양자화된 n개의 수신 부호 심볼을 입력받아 가지 메트릭을 출력하는 가지 메트릭수단(1)과, 상기 가지 메트릭 수단(1)으로의 가지 메트릭을 전달받아 덧셈-비교-선택 처리를 수행하되, 경로 제거 비트의 값이 '1'에 해당하는 상태 벡터에 대해서는 덧셈-비교-선택 처리를 수행하지 않는 덧셈-비교-선택 수단(2)와, 상기 덧셈-비교-선택 수단(2)의 출력인 경로타임 t에서 갱신된 경로 매트릭에 의한 경로 매트릭 비교 알고리즘을 수행하는 경로 매트릭 갱신 수단(3)과, 상기 경로 매트릭 갱신 수단(3)에서 출력하는 해당 상태 벡터 경로 제거비트 값에 따라 가상 정보 비트열의 재정렬을 수행하는 체인백 수단(4)을 구비한다.
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Patent Agency Ranking
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公开(公告)号：KR101848244B1
公开(公告)日：2018-05-29
申请号：KR1020110133715
申请日：2011-12-13
Applicant: 한국전자통신연구원
IPC: H01L21/338 , H01L29/812
CPC classification number: H01L29/0649 , H01L21/28593 , H01L29/402 , H01L29/42316 , H01L29/66462 , H01L29/7786
Abstract: 본발명은계단형게이트전극을포함하는반도체소자및 그제조방법에관한것이다. 본발명의일 실시예에의한반도체소자의제조방법은, 다수의에피택셜층(epitaxial layer) 구조의반도체기판상에캡층(cap layer)을형성하고상기캡층의일부를식각하여활성영역을형성하는단계, 상기활성영역과상기캡층상에제 1 질화막, 제 2 질화막및 게이트형성을위한레지스트패턴을순차적으로형성하는단계, 상기레지스트패턴을통해상기제 2 질화막과상기제 1 질화막을순차적으로식각하고상기레지스트패턴을제거하여계단형의게이트절연막패턴을형성하는단계, 상기제 2 질화막상에게이트헤드패턴을형성하는단계, 상기게이트절연막패턴을통해상기반도체기판최상부의쇼트키층일부를식각하여언더컷(under-cut) 영역을형성하는단계, 상기게이트절연막패턴과상기게이트헤드패턴을통해내열성금속을증착하여계단형의게이트전극을형성하는단계및 상기게이트헤드패턴을제거하고절연막을증착하는단계를포함한다.
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公开(公告)号：KR101857214B1
公开(公告)日：2018-05-14
申请号：KR1020110139142
申请日：2011-12-21
Applicant: 한국전자통신연구원
IPC: H04B1/06
Abstract: 본발명은하나의기판에다채널안테나를포함하는빔스캔수신기를구현함으로써면적을줄이고제작비용을절감할수 있는다채널빔스캔수신기에관한것이다. 본발명의일 실시예에의한다채널빔스캔수신기는, 다채널안테나, 상기다채널안테나를통해수신한다수의신호중 하나를선택하는스위치, 상기스위치에서선택된신호를 1차증폭하는제 1 저잡음증폭기, 상기 1차증폭된신호를필터링(filtering)하는대역통과필터, 상기필터링된신호를 2차증폭하는제 2 저잡음증폭기및 상기 2차증폭된신호를전압으로변환하는검출기를포함한다.
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公开(公告)号：KR101846388B1
公开(公告)日：2018-04-09
申请号：KR1020110125763
申请日：2011-11-29
Applicant: 한국전자통신연구원
IPC: H01L27/02 , H01L27/108 , H01L21/8242
CPC classification number: H01L28/91 , H01L23/481 , H01L28/92 , H01L2924/0002 , H01L2924/00
Abstract: 본발명은수직구조캐패시터및 수직구조캐패시터의형성방법에관한것이다. 수직구조캐패시터는반도체기판의상부면에입력전극과출력전극을형성하고반도체기판의하부면을식각하여비아전극들을형성한후 상기비아전극들사이에유전체막을형성하여수직구조캐패시터가기판내에형성된다. 본발명에의하면수직구조캐패시터는적은면적에큰 용량의캐패시턴스를갖는캐패시터를제작할수 있다.
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