公开(公告)号：KR1020120134217A

公开(公告)日：2012-12-12

申请号：KR1020110052994

申请日：2011-06-01

Applicant: 삼성전자주식회사

Inventor： 도진호 ,  박문한 ,  김원홍 ,  홍경일

IPC: H01L21/8238 ,  H01L27/092 ,  H01L21/314

CPC classification number: H01L21/823857 ,  H01L21/28202 ,  H01L29/518

Abstract: PURPOSE: A method for forming a metallic oxide semiconductor field effect transistor is provided to prevent damage to a channel epitaxial layer by forming a nitrogen injecting layer in a first area and a second area of a semiconductor substrate with uniform concentration. CONSTITUTION: A first area(AR1) and a second area(AR2) are included on a semiconductor substrate. An oxide film of a first thickness is formed on the semiconductor substrate. A nitrogen injecting layer(108) of uniform concentration is formed on the semiconductor substrate of the first area and the second area. The oxide film is changed into a nitride oxide film(107) in the semiconductor substrate in which the nitrogen injecting layer is formed. An insulating layer(110a) of second thickness is formed on the nitride oxide film of the first area and the nitrogen injecting layer of the second area.

Abstract translation: 目的：提供一种用于形成金属氧化物半导体场效应晶体管的方法，以通过在半导体衬底的第一区域和第二区域中形成均匀浓度的氮注入层来防止对沟道外延层的损害。 构成：在半导体衬底上包括第一区域（AR1）和第二区域（AR2）。 在半导体基板上形成第一厚度的氧化物膜。 在第一区域和第二区域的半导体衬底上形成均匀浓度的氮气注入层（108）。 在形成有氮气注入层的半导体衬底中，氧化膜变成氮化物氧化膜（107）。 在第一区域的氮氧化物膜和第二区域的氮气注入层上形成第二厚度的绝缘层（110a）。

公开(公告)号：KR1020090032843A

公开(公告)日：2009-04-01

申请号：KR1020070098400

申请日：2007-09-28

Applicant: 삼성전자주식회사

Inventor： 김기철 ,  신홍재 ,  박문한 ,  이화성 ,  이정덕

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/20

CPC classification number: H01L21/823807 ,  H01L21/823814 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/66651 ,  H01L29/7833 ,  H01L29/7834 ,  H01L29/7848 ,  H01L29/7849

Abstract: A MOS transistor and CMOS transistor having a strained channel epi layer and methods of fabricating the transistors are provided to reduce the process cost for growing the epi layer by selectively forming the channel epi layer inside the channel trench. An N active region and a P active region are limited on an NMOS region and a PMOS region by forming the device isolation structure on a substrate(100). A pad oxide film(121) and a hard mask film(123) are formed in the substrate. N channel trench is created in the N active region by selectively etching the N active region. Transformed N channel epi layer(131) is formed within the N channel trench. The P channel trench is created in the P active region by selectively etching the P active region. A transformed P-channel epi layer(141) is formed in the P channel trench. An N gate electrode and a P gate electrode are formed by etching back the gate conductive film.

Abstract translation: 提供具有应变通道外延层的MOS晶体管和CMOS晶体管以及制造晶体管的方法，以通过选择性地在通道沟槽内形成沟道外延层来降低生长外延层的工艺成本。 通过在衬底（100）上形成器件隔离结构，N个有源区和P有源区被限制在NMOS区和PMOS区上。 在衬底中形成衬垫氧化膜（121）和硬掩模膜（123）。 通过选择性地蚀刻N个有源区域，在N个有源区域中产生N沟道沟槽。 在N沟道沟槽内形成变换的N沟道外延层（131）。 通过选择性蚀刻P活性区域，在P活性区域中产生P沟槽沟槽。 在P沟道沟槽中形成变换的P沟道外延层（141）。 通过蚀刻栅极导电膜形成N栅电极和P栅电极。

公开(公告)号：KR1020090008004A

公开(公告)日：2009-01-21

申请号：KR1020070071277

申请日：2007-07-16

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  박문한 ,  이주원 ,  유재윤 ,  김태균

IPC: H01L21/762

CPC classification number: H01L21/3105 ,  H01L21/31155 ,  H01L21/76232

Abstract: A semiconductor device having an STI structure and a manufacturing method thereof are provided to form an impurity doped oxide liner having excellent etch resistance in the inside of a trench, thereby effectively preventing a device fault caused by recess of an entrance edge portion of the trench. A trench for element isolation defining an active area(102) is formed in a substrate(100). A side wall liner(130) covering an inner wall of the trench in order to border the active area is formed. An impurity doped oxide liner(140a) is formed on the side wall liner within the trench. A gap-fill insulating film(150) reclaiming the trench is formed on the impurity doped oxide liner. The side wall liner is made of SiON. The impurity doped oxide liner is made of an oxide film in which an N atom is doped. After the impurity doped oxide liner is formed, the impurity doped oxide liner is exposed to an oxide gas atmosphere so as for the impurity doped oxide liner to be minute.

Abstract translation: 提供具有STI结构的半导体器件及其制造方法以形成在沟槽内部具有优异的耐蚀刻性的杂质掺杂氧化物衬垫，从而有效地防止由沟槽的入口边缘部分的凹陷引起的器件故障。 在衬底（100）中形成限定有源区（102）的用于元件隔离的沟槽。 形成覆盖沟槽内壁以与活动区域相邻的侧壁衬套（130）。 杂质掺杂氧化物衬垫（140a）形成在沟槽内的侧壁衬垫上。 在杂质掺杂的氧化物衬垫上形成回收沟槽的间隙填充绝缘膜（150）。 侧壁衬垫由SiON制成。 杂质掺杂氧化物衬垫由掺杂有N原子的氧化物膜制成。 在形成杂质掺杂氧化物衬垫之后，将杂质掺杂的氧化物衬垫暴露于氧化物气体气氛中，以使杂质掺杂的氧化物衬垫微小。

公开(公告)号：KR100605504B1

公开(公告)日：2006-07-28

申请号：KR1020030052897

申请日：2003-07-30

Applicant: 삼성전자주식회사

Inventor： 이호 ,  박문한 ,  이화성 ,  유재윤 ,  이승환

IPC: H01L21/20

CPC classification number: H01L21/02532 ,  H01L21/02381 ,  H01L21/02447 ,  H01L21/0245 ,  H01L21/02505 ,  H01L21/0251

Abstract: 저전위밀도를 갖는 에피텍셜층을 포함하는 반도체 소자 및 상기 반도체 소자의 제조방법을 제공한다. 상기 반도체 소자는 기판, 상기 기판 상에 위치하고 상기 기판의 격자상수와 다른 격자상수를 갖는 이종 에피텍셜층(heteroepitaxial layer) 및 상기 이종 에피텍셜층에 삽입된 적어도 하나의 중간 에피텍셜층(intermediate epitaxial layer)을 포함한다. 상기 중간 에피텍셜층은 그에 접하고 있는 이종 에피텍셜층의 격자상수와 다른 격자상수를 갖고, 그 두께는 상기 이종 에피텍셜층보다 얇아 상기 이종 에피텍셜층의 변형(strain)을 흡수할 수 있다. 이와 같이 이종 에피텍셜층에 상기 이종 에피텍셜층보다 얇은 중간 에피텍셜층을 삽입함으로써, 저전위밀도를 가질 뿐 아니라 감소된 두께를 갖는 이종 에피텍셜층을 포함하는 다층 구조체를 얻을 수 있다.
에피텍셜층, 전위, 변형된 채널, SiGe

公开(公告)号：KR1020050075697A

公开(公告)日：2005-07-21

申请号：KR1020050002465

申请日：2005-01-11

Applicant: 삼성전자주식회사

Inventor： 이화성 ,  우에노테추지 ,  유재윤 ,  이호 ,  이승환 ,  김현석 ,  박문한

IPC: H01L21/336

CPC classification number: H01L29/66795 ,  H01L29/7854

Abstract: 다면체로 구성되는 3차원 활성 영역인 반도체 바디와, 반도체 바디 내에 형성되는 다면 채널 영역을 구비하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명의 반도체 소자는 기판의 주면(主面)에 수직인 양 측벽과, 기판의 주면에 평행한 상면과, 양 측벽과 상면과의 사이에 각각 연장되어 있는 경사면을 가지는 반도체 바디를 포함한다. 상기 반도체 바디 내에는 양 측벽, 상면 및 경사면에 따라 다면 채널 영역이 형성되어 있다. 다면 채널 영역 위에는 반도체 바디의 양 측벽, 상면 및 경사면에 대향(對向)하는 게이트가 형성되어 있다. 반도체 바디의 경사면은 1 방향의 면 또는 2 방향의 면으로 이루어진다. 반도체 바디를 형성하기 위하여 선택적 에피택셜 성장 방법을 이용한다.

公开(公告)号：KR100482372B1

公开(公告)日：2005-04-14

申请号：KR1020020076230

申请日：2002-12-03

Applicant: 삼성전자주식회사

Inventor： 박문한 ,  임벼리 ,  유재윤

IPC: H01L21/31

CPC classification number: H01L21/28202 ,  H01L21/3144 ,  H01L29/513 ,  H01L29/518

Abstract: 본 발명은 반도체 소자의 게이트 산화막 형성방법에 관한 것으로, 본 발명은 반도체 기판에 형성된 자연산화막 및 상기 자연산화막의 제거로 인해 발생된 산화막을 제거하는 세정공정을 수행하는 제1 단계와; 상기 세정공정이 완료된 반도체 기판의 표면거칠기를 감소시키기 위한 수소보호막을 형성하는 수소 어닐링공정을 수행하는 제2 단계와; 상기 결과물 상에 게이트 산화막을 형성하는 제3 단계와; 상기 반도체 기판 내부로 이온이 침투되는 것을 방지하기 위해 상기 게이트 산화막에 질화처리를 수행하는 제4 단계로 이루어진다.

公开(公告)号：KR1020050014318A

公开(公告)日：2005-02-07

申请号：KR1020030052897

申请日：2003-07-30

Applicant: 삼성전자주식회사

Inventor： 이호 ,  박문한 ,  이화성 ,  유재윤 ,  이승환

IPC: H01L21/20

CPC classification number: H01L21/02532 ,  H01L21/02381 ,  H01L21/02447 ,  H01L21/0245 ,  H01L21/02505 ,  H01L21/0251

Abstract: PURPOSE: A multilayered structure including an epitaxial layer with a low dislocation density is provided to embody a low dislocation density and reduce its thickness by inserting an intermediate epitaxial layer into a hetero-epitaxial layer such that the intermediate epitaxial layer is thinner than the hetero-epitaxial layer. CONSTITUTION: A substrate is prepared. A hetero-epitaxial layer(200) is formed on the substrate, having a different lattice constant from that of the substrate. At least one intermediate epitaxial layer(300) is inserted into the hetero-epitaxial layer. The intermediate epitaxial layer has a different lattice constant from that of the hetero-epitaxial layer in contact with the intermediate epitaxial layer. The thickness of the intermediate epitaxial layer is smaller than that of the hetero-epitaxial layer to absorb the strain of the hetero-epitaxial layer.

Abstract translation: 目的：提供包括具有低位错密度的外延层的多层结构以体现低位错密度并通过将中间外延层插入异质外延层中使其厚度减小，使得中间外延层比异质外延层薄， 外延层。 构成：制备底物。 在衬底上形成异质外延层（200），其具有与衬底不同的晶格常数。 将至少一个中间外延层（300）插入到异质外延层中。 中间外延层与与中间外延层接触的异质外延层的晶格常数不同。 中间外延层的厚度小于异质外延层的厚度，以吸收异质外延层的应变。

公开(公告)号：KR1020040011837A

公开(公告)日：2004-02-11

申请号：KR1020020044986

申请日：2002-07-30

Applicant: 삼성전자주식회사

Inventor： 김홍기 ,  강호규 ,  박문한 ,  윤명근 ,  원석준 ,  정용국 ,  김경훈

IPC: H01L27/02

CPC classification number: H01L27/10852 ,  H01L27/10811 ,  H01L27/10888 ,  H01L27/10894 ,  H01L27/10897 ,  H01L28/55 ,  H01L28/60 ,  H01L28/75

Abstract: PURPOSE: A capacitor of a semiconductor device and a fabricating method thereof are provided to form rapidly the thickness of a top electrode of a capacitor by using a CVD method and a PVD method to form the top electrode of the capacitor. CONSTITUTION: A capacitor of a semiconductor device includes a bottom electrode(130) of a capacitor(136), a dielectric layer(132), the first top electrode(134a) of the capacitor(136), and the second top electrode(134b) of the capacitor(136). The bottom electrode(130) of the capacitor(136) is formed on an upper surface of a substrate. The dielectric layer(132) is formed on an upper surface of the bottom electrode(130) of the capacitor(136). The first top electrode(134a) of the capacitor(136) is formed on the dielectric layer by using a CVD method. The second top electrode(134b) of the capacitor(136) is formed by using a PVD method.

Abstract translation: 目的：提供一种半导体器件的电容器及其制造方法，以通过使用CVD法和PVD法快速形成电容器的顶部电极的厚度来形成电容器的顶部电极。 构成：半导体器件的电容器包括电容器（136）的底部电极（130），电介质层（132），电容器（136）的第一顶部电极（134a）和第二顶部电极（134b） ）电容器（136）。 电容器（136）的底部电极（130）形成在基板的上表面上。 电介质层（132）形成在电容器（136）的底部电极（130）的上表面上。 通过使用CVD法在电介质层上形成电容器（136）的第一顶部电极（134a）。 电容器（136）的第二顶部电极（134b）通过使用PVD方法形成。

公开(公告)号：KR100366619B1

公开(公告)日：2003-01-09

申请号：KR1020000018901

申请日：2000-04-11

Applicant: 삼성전자주식회사

Inventor： 박태서 ,  박문한 ,  박경원 ,  이한신 ,  김정엽 ,  홍창기 ,  강호규 ,  김성의 ,  홍수진

IPC: H01L21/76

CPC classification number: C09G1/02 ,  C09K3/1463 ,  H01L21/31053 ,  H01L21/76224

Abstract: Trench isolation methods for integrated circuits may reduce irregularities in the formation of an isolation layer through use of a high selectivity chemical-mechanical polishing (CMP) operation. In particular, a substrate surface is etched to form a trench. An insulation layer is then formed on the substrate surface and in the trench. The insulation layer is chemical-mechanical polished using a slurry that includes a CeO2 group abrasive to form an isolation layer in the trench. The CMP selectivity ratio of a slurry that includes a CeO2 group abrasive may be sufficient to allow the substrate surface to be used as a CMP stop. As a result, a more consistent level of polishing may be maintained over the substrate surface, which may result in a more uniform thickness in the isolation layer.

Abstract translation: 通过使用高选择性化学机械抛光（CMP）操作，用于集成电路的沟槽隔离方法可以减少形成隔离层的不规则性。 具体地，蚀刻衬底表面以形成沟槽。 然后在衬底表面和沟槽中形成绝缘层。 使用包含CeO 2基研磨剂的浆料对绝缘层进行化学机械抛光以在沟槽中形成隔离层。 包含CeO 2基团研磨剂的浆料的CMP选择性比率可能足以允许将衬底表面用作CMP停止剂。 结果，可以在衬底表面上保持更一致的抛光水平，这可以导致隔离层中更均匀的厚度。

公开(公告)号：KR100346845B1

公开(公告)日：2002-08-03

申请号：KR1020000077409

申请日：2000-12-16

Applicant: 삼성전자주식회사

Inventor： 박태서 ,  강호규 ,  안동호 ,  박문한

IPC: H01L21/76

Abstract: 개시된 본 발명은, 반도체 기판의 선택된 영역에 제 1 트렌치 및 제 2 트렌치를 형성한다. 그후, 제 1 트렌치 및 제 2 트렌치의 내측 표면에 측벽 산화막을 형성한다음, 측벽 산화막 표면에 산화 방지용 라이너를 형성한다. 이어서, 산화 방지용 라이너를 포함하는 반도체 기판 결과물 표면에 마스크막을 형성한다음, 제 2 트렌치 영역의 마스크막이 노출되도록 포토레지스트 패턴을 형성한다. 그후에, 포토레지스트 패턴의 형태로 마스크막을 패터닝하고 나서, 포토레지스트 패턴을 제거한다. 마스크막의 형태로 산화 방지용 라이너를 식각하고, 제 1 및 제 2 트렌치가 충분히 매립되도록 절연물을 형성한다. 이어서, 절연물을 반도체 기판 표면이 노출될 때까지 CMP하여, STI막을 형성한다. 여기서, 제 1 트렌치는 N-FET 사이, N-FET과 P-FET 사이, N-FET과 그 밖의 회로 소자들, P-FET과 그밖의 회로 소자들 및 그 밖의 회로 소자들 사이를 분리하기 위한 트렌치이고, 제 2 트렌치는 P-FET 사이를 분리하기 위한 트렌치일 수 있다.