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公开(公告)号：WO2012074287A3
公开(公告)日：2012-06-07
申请号：PCT/KR2011/009198
申请日：2011-11-30
Applicant: 동국대학교 산학협력단 , 송민규 , 문준호 , 김대윤
Abstract: 본 발명은 고정 패턴 노이즈를 제거하기 위한 ADC에 관한 것으로서, 입력 전압(V IN )과 시간에 따라 일정한 기울기를 갖고 증가하는 램프(Ramp) 입력을 비교하고, 비교 결과를 싱크 시프트 출력부로 출력하는 비교부; C-FPN 제거용 메모리로부터 입력받은 C-FPN 제거용 정보와 비교부의 비교 결과에 기초하여 싱크 신호를 시프트하는 싱크 시프트 블록부; n 비트의 디지털 카운터 출력값을 n 비트 메모리 또는 C-FPN 제거용 메모리에 출력하는 n 비트 카운터; n 비트 카운터의 디지털 카운터 출력값을 시프트된 싱크 신호를 이용하여 저장하는 n 비트 메모리; 및 기준전압에 대응하는 n 비트 카운터의 디지털 카운터 출력값을 싱크 시프트 블록부에 제공하는 C-FPN 제거용 메모리를 포함하고, 싱크 신호는 n 비트 카운터의 디지털 카운터 출력값을 결정하는데 사용되는 신호인 것을 특징으로 하며, 컬럼 ADC 간의 변환특성 차이를 해결함으로써, CIS에서의 C-FPN 특성을 제거할 수 있어 향상된 이미지를 구현할 수 있다.
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公开(公告)号：KR101145368B1
公开(公告)日：2012-05-15
申请号：KR1020100076944
申请日：2010-08-10
Applicant: 동국대학교 산학협력단
Abstract: 본 발명은 완전 차동 구조 소오스 팔로워에 관한 것으로서, 제 1 PMOS, 제 2 PMOS, 제 3 PMOS, 제 4 PMOS, 제 7 NMOS 및 제 8 NMOS를 포함하는 완전 차동 구조 소오스 팔로워에 있어서, 제 1 PMOS와 제 3 PMOS가 싱글 엔디드(single ended) 형태의 소오스 팔로워를 구성하고, 제 2 PMOS와 제 4 PMOS가 싱글 엔디드(single ended) 형태의 소오스 팔로워를 구성하되, 제 1 PMOS의 드레인이 제 8 NMOS의 소스에 연결되고, 제 2 PMOS의 드레인이 제 7 NMOS의 소스에 연결된 크로스 커플된 형태인 것을 특징으로 하며, 기존의 single ended 형태의 소오스 팔로워와 동일한 전력, 면적 상에서 상호 간섭에 의해 더욱더 낮은 출력 임피던스를 가지므로 넓은 아날로그 대역폭을 만족시킬 수 있다.
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公开(公告)号：KR100987426B1
公开(公告)日：2010-10-12
申请号：KR1020080049618
申请日：2008-05-28
Applicant: 동국대학교 산학협력단
IPC: H03K5/134
Abstract: 본 발명은 GHz 이상의 변환속도를 갖는 고속의 데이터 변환기, 그 중 고속의 아날로그-디지털 변환기 내부의 클럭 신호를 외부에서 조절함으로써 제조 공정, 측정 환경에서 발생한 오차를 보정할 수 있는 전류원을 이용한 클럭 지연회로를 제공하기 위한 것으로서, 입력되는 전류량에 기반하여 클럭의 지연시간이 조절되는 직렬로 연결된 적어도 하나 이상의 전류조절 시간지연 셀과, 클럭의 지연시간에 상응하는 1 개의 입력 바이어스 전류량을 상기 전류조절 시간지연 셀에 각각 입력하는 지연시간 조절부를 포함하는데 있다.
클럭 발생기, 디지털-아날로그 변환기, 데이터 변환기, 클럭 타이밍-
公开(公告)号：KR101140754B1
公开(公告)日：2012-05-03
申请号：KR1020110057375
申请日：2011-06-14
Applicant: 동국대학교 산학협력단
CPC classification number: H03M1/0621 , H03M1/1023 , H03M1/12 , H03M2201/6107 , H03M2201/6345 , H03M2201/652
Abstract: PURPOSE: A method for correcting errors at digital outputs and a folding-interpolation analog to digital converter using the same are provided to eliminate detected errors by detecting errors at a digital output. CONSTITUTION: An error correction unit is composed of a lower code estimating unit(210) and an error estimating unit(220). The lower code estimating unit estimates which one of a maximum value or a minimum value of a lower binary code corrects the lower binary code of an analog signal by referring to a first bit of the lower binary code. The lower code estimating unit estimates the minimum value of the lower binary code using the lower binary code of the analog signal according to the first bit of the lower binary code.
Abstract translation: 目的：提供一种用于校正数字输出端的误差的方法和使用其的折叠插值模数转换器，以通过检测数字输出端的误差来消除检测到的误差。 构成：纠错单元由下码估计单元（210）和误差估计单元（220）组成。 较低代码估计单元通过参考较低二进制码的第一比特来估计较低二进制码的最大值或最小值中的哪一个校正模拟信号的较低二进制码。 低代码估计单元根据低二进制码的第一位使用模拟信号的较低二进制码来估计较低二进制码的最小值。
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公开(公告)号：KR1020120014770A
公开(公告)日：2012-02-20
申请号：KR1020100076944
申请日：2010-08-10
Applicant: 동국대학교 산학협력단
CPC classification number: H03F3/45183 , H03F3/45475 , H03F2203/45468
Abstract: PURPOSE: A source follower of a fully differential structure is provided to reduce mismatching on design by designing a source follower in a fully differential structure. CONSTITUTION: A first input voltage is applied to a gate of a first PMOS(P-channel Metal Oxide Semiconductor). A second input voltage is applied to a second PMOS. A first output voltage corresponding to the first input voltage is outputted to a node which is connected to a source of the first PMOS and a drain of a third PMOS. A second output voltage corresponding to the second input voltage is connected to the source of the first PMOS and the drain of a fourth PMOS. The source of the first PMOS is connected to the first output voltage terminal. The drain of the first PMOS is connected to the source of an eighth NMOS(N-channel Metal Oxide Semiconductor). The source of the second PMOS is connected to a second output voltage terminal. The drain of second PMOS is connected to the source of seven NMOS. The drain of the third PMOS is connected to the gate of a seven NMOS. The source of the third PMOS is connected to power.
Abstract translation: 目的：提供完全差分结构的源极跟随器，以通过在全差分结构中设计源极跟随器来减少设计上的失配。 构成：将第一输入电压施加到第一PMOS（P沟道金属氧化物半导体）的栅极。 将第二输入电压施加到第二PMOS。 对应于第一输入电压的第一输出电压被输出到连接到第一PMOS的源极和第三PMOS的漏极的节点。 对应于第二输入电压的第二输出电压连接到第一PMOS的源极和第四PMOS的漏极。 第一PMOS的源极连接到第一输出电压端子。 第一PMOS的漏极连接到第八个NMOS（N沟道金属氧化物半导体）的源极。 第二PMOS的源极连接到第二输出电压端子。 第二个PMOS的漏极连接到七个NMOS的源极。 第三PMOS的漏极连接到七个NMOS的栅极。 第三个PMOS的源极连接电源。
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Patent Agency Ranking
公开(公告)号：KR100998677B1
公开(公告)日：2010-12-07
申请号：KR1020090115968
申请日：2009-11-27
Applicant: 동국대학교 산학협력단 , 광운대학교 산학협력단
CPC classification number: H03K3/0322 , H03K3/012 , H03K3/354 , H03K5/133 , H03K2005/00208 , H03L7/0995
Abstract: PURPOSE: A voltage-controlled oscillator is provided to reduce an effective area rapidly by forming a voltage-controlled oscillator in an integrated circuit. CONSTITUTION: Two output signals from one amplifier are separately transmitted to two amplifiers(22,25). The negative output terminal of a differential amplifier is transmitted to the positive terminal of the differential amplifier. A positive output terminal from the positive output terminal of the differential amplifier is transmitted to the negative input terminal of the differential amplifier. The loop of the differential amplifier chain is operated identically with an inverter chain. A MOSFET controls the amount of supply current supplied to the differential amplifier from a power source.
Abstract translation: 目的：提供压控振荡器，通过在集成电路中形成压控振荡器来快速减少有效面积。 构成：一个放大器的两个输出信号分别发送到两个放大器（22,25）。 差分放大器的负输出端子发送到差分放大器的正极。 来自差分放大器的正输出端的正输出端子被发送到差分放大器的负输入端。 差分放大器链的回路与逆变器链相同地运行。 MOSFET控制从电源提供给差分放大器的电源电流量。
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7.发明公开비선형 싱글 슬로프 아날로그 디지털 변환기, 이를 이용한 이미지 센서 장치, 이를 이용한 온도 센서 장치, 및 비선형 싱글 슬로프 아날로그 디지털 변환 방법 有权对称单斜率模拟数字转换器，图像传感器装置和使用其的温度计，以及用于对数单斜率模拟数字转换的方法
公开(公告)号：KR1020110064514A
公开(公告)日：2011-06-15
申请号：KR1020090121167
申请日：2009-12-08
Applicant: 동국대학교 산학협력단
CPC classification number: H03M1/56 , H03M1/58 , H03M2201/192 , H03M2201/22 , H03M2201/53 , H03M2201/61
Abstract: PURPOSE: A nonlinear single slope AD converter, an image sensor device using the same, a temperature sensor device using the same and a nonlinear slope AD conversion method are provided to acquire reliable nonlinear characteristics by using a digital circuit. CONSTITUTION: A ramp generating part generates a ramp input having a set gradient. A comparator(110) compares an input voltage with the ramp input. A control block(120) transfers information about a comparison time point between the input voltage and the ramp input to a memory unit(140). The control block generates the signal saved in the memory unit or the signal for calling information. The nonlinear counter generates a signal with difference sampling frequencies from inputted clock signals.
Abstract translation: 目的：提供一种非线性单斜率AD转换器，使用该单斜率AD转换器的图像传感器装置，使用其的温度传感器装置和非线性斜率AD转换方法，以通过使用数字电路来获得可靠的非线性特性。 构成：斜坡发生部分产生具有设定梯度的斜坡输入。 比较器（110）将输入电压与斜坡输入进行比较。 控制块（120）将关于输入电压和斜坡输入之间的比较时间点的信息传送到存储器单元（140）。 控制块产生保存在存储器单元中的信号或用于呼叫信息的信号。 非线性计数器产生具有来自输入时钟信号的差采样频率的信号。
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8.发明授权비선형 싱글 슬로프 아날로그 디지털 변환기, 이를 이용한 이미지 센서 장치, 이를 이용한 온도 센서 장치, 및 비선형 싱글 슬로프 아날로그 디지털 변환 방법 有权对数单斜率模拟数字转换器，图像传感器装置和使用相同的温度计，以及对数单斜率模拟数字转换方法
公开(公告)号：KR101117216B1
公开(公告)日：2012-03-16
申请号：KR1020090121167
申请日：2009-12-08
Applicant: 동국대학교 산학협력단
Abstract: 비선형 싱글 슬로프 아날로그 디지털 변환기, 이를 이용한 이미지 센서 장치, 이를 이용한 온도 센서 장치, 및 비선형 싱글 슬로프 아날로그 디지털 변환 방법이 개시된다. 본 발명의 일 실시 예에 따른 비선형 싱글 슬로프 아날로그 디지털 변환기는 입력 전압과 램프 입력을 비교되는 시점에 비교 신호를 출력하는 비교기; 입력되는 클록 신호로부터 서로 다른 샘플링 주파수의 신호를 생성하고, 상기 생성된 신호에서 순차적으로 낮은 샘플링 주파수의 신호를 선택하여 출력하는 비선형 카운터; 및 상기 비선형 카운터에서 출력되는 신호 중 상기 비교 신호에 해당하는 시점의 신호에 대한 정보를 저장하는 메모리부를 포함한다.
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公开(公告)号：KR1020090123500A
公开(公告)日：2009-12-02
申请号：KR1020080049618
申请日：2008-05-28
Applicant: 동국대학교 산학협력단
IPC: H03K5/134
CPC classification number: H03K5/135 , H03K3/356165 , H03K2005/00065
Abstract: PURPOSE: A clock delay circuit using a power source is provided to correct an error in a measurement environment and a manufacture process by controlling a clock signal of a high speed analog to digital converter in the outside. CONSTITUTION: A plurality of current control time delay cell(100) are serially connected and control the delay time of the clock based on an amount of inputted currents. A delay time controller(300) respectively inputs one input bias current quantity corresponding to the delay time of the clock to the current control time delay cell. The delay time controller is comprised of one first n-MOS FET. In the first n-MOS FET, a gate terminal is connected to the current control time delay cell. A drain terminal and the gate terminal are connected to the current source. A source terminal is connected to the ground. The current control time delay cell includes at least one basic CMOS inverter and one transformed inserter into which the n-MOS FET is inserted.
Abstract translation: 目的：提供使用电源的时钟延迟电路，以通过控制外部高速模数转换器的时钟信号来校正测量环境和制造过程中的误差。 构成：多个电流控制时间延迟单元（100）串联连接，并根据输入的电流量控制时钟的延迟时间。 延迟时间控制器（300）分别将与时钟的延迟时间相对应的一个输入偏置电流量输入到当前控制时间延迟单元。 延迟时间控制器由一个第一n-MOS FET组成。 在第一n-MOS FET中，栅极端子连接到电流控制时间延迟单元。 漏极端子和栅极端子连接到电流源。 源极端子连接到地。 电流控制时延单元包括至少一个基本CMOS反相器和插入n-MOS FET的一个变换插入器。
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公开(公告)号：KR1020090116942A
公开(公告)日：2009-11-12
申请号：KR1020080042774
申请日：2008-05-08
Applicant: 연세대학교 산학협력단 , 동국대학교 산학협력단
IPC: H03M1/12
CPC classification number: H03M1/368 , H03M1/002 , H03M1/121 , H03M2201/2208 , H03M2201/62 , H03M2201/93
Abstract: PURPOSE: A folding-interpolating analog to a digital converter using a less track-and-hold circuit is provided to reduce a circuit area and power consumption by connecting a track-and-hold circuit at the end of a folding block stage. CONSTITUTION: In a folding-interpolating analog to a digital converter using a less track-and-hold circuit, a preamplifier stage(210) amplifies an analog signal by using a plurality of reference voltages and produces a plurality of input signals. A folding block stage(230) folds the input signals according to a predetermined folding rate. The folding block stage produces a plurality of folding signals. The track-and-hold stage(250) is arranged at the backend of the folding block stage by receiving the outputs of the folding block stage. The track-and-hold stage track and holds the folding signals.
Abstract translation: 目的：提供使用较少轨道和保持电路的数字转换器的折叠内插模拟，以通过在折叠块级结束时连接跟踪和保持电路来减少电路面积和功耗。 构成：在使用较少轨道和保持电路的数字转换器的折叠内插模拟中，前置放大器级（210）通过使用多个参考电压来放大模拟信号并产生多个输入信号。 折叠台阶（230）根据预定的折叠速率折叠输入信号。 折叠台阶产生多个折叠信号。 跟踪保持阶段（250）通过接收折叠块阶段的输出而被布置在折叠块阶段的后端。 跟踪和保持阶段跟踪并保存折叠信号。
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