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公开(公告)号：WO2021251764A1
公开(公告)日：2021-12-16
申请号：PCT/KR2021/007261
申请日：2021-06-10
Applicant: 한국전자통신연구원
IPC: H01L29/749 , H01L29/745 , H01L29/66 , H01L29/10
Abstract: 본 발명의 개념에 따른 모스 구동 사이리스터 소자는 마주하는 제1 면 및 제2 면을 포함하는 기판, 상기 제1 면 상에 배치되는 게이트 패턴들, 상기 게이트 패턴들을 덮는 캐소드 전극, 및 상기 제2 면 상에 배치되는 애노드 전극을 포함한다. 상기 기판은 제1 도전형을 가지는 하부 에미터 층, 상기 하부 에미터 층 상에 제2 도전형을 가지는 하부 베이스 층, 상기 하부 베이스 층의 상부에 제공되고, 제1 도전형을 가지는 상부 베이스 영역, 상기 상부 베이스 영역은 상기 하부 베이스 층의 상면 일부를 노출시키고, 상기 상부 베이스 영역의 상부에 제공되는 제2 도전형을 가지는 상부 에미터 영역, 상기 상부 에미터 영역의 상부에 제공되고, 제1 도전형을 가지는 제1 도핑 영역 및 상기 제1 도핑 영역으로부터 둘러싸이는 제2 도전형을 가지는 제2 도핑 영역, 및 상기 상부 에미터 영역의 상부의 일측면에 제공되는 제1 도전형을 가지는 제1 도핑 패턴을 포함한다.상기 제1 도핑 패턴은 기판의 상면에 평행한 제1 방향을 따라서 상기 상부 베이스 영역 및 상기 제1 도핑 영역 사이에 개재된다. 상기 제1 도핑 패턴은 상기 상부 에미터 영역의 상부의 타 측면에서 상기 상부 에미터 영역의 상면을 노출시킨다. 상기 게이트 패턴들의 각각은 상기 노출된 하부 베이스 층의 상면, 상기 노출된 상부 베이스 영역의 상면, 상기 노출된 상부 에미터 영역의 상면, 상기 제1 도핑 패턴, 및 상기 제1 도핑 영역의 일부를 덮는다. 상기 캐소드 전극은 상기 게이트 패턴의 상면 및 측면, 상기 제2 도핑 영역의 상면과 상기 제1 도핑 영역의 상면의 일부를 덮는다. 상기 제1 도전형과 상기 제2 도전형은 서로 다르다.
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公开(公告)号：KR101878931B1
公开(公告)日：2018-07-17
申请号：KR1020150088941
申请日：2015-06-23
Applicant: 한국전자통신연구원
IPC: H01L29/872 , H01L29/47
CPC classification number: H01L21/0228 , H01L23/291 , H01L23/3178 , H01L29/2003 , H01L29/205 , H01L29/66212 , H01L29/872
Abstract: 반도체소자의제1 질화물반도체층은기판상에제공되고, 제2 질화물반도체층은제1 질화물반도체층상에제공되고, 제1 오믹메탈및 제2 오믹메탈은제2 질화물반도체층상에제공되고, 리세스영역은제1 오믹메탈과제2 오믹메탈사이의제2 질화물반도체층내에제공되고, 패시베이션층은제1 오믹메탈의측면및 리세스영역의하부면과측면을덮고, 쇼트키전극은제1 오믹메탈상에제공되고, 리세스영역의내부로연장된다.
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公开(公告)号：KR1020170000423A
公开(公告)日：2017-01-03
申请号：KR1020150088941
申请日：2015-06-23
Applicant: 한국전자통신연구원
IPC: H01L29/872 , H01L29/47
CPC classification number: H01L21/0228 , H01L23/291 , H01L23/3178 , H01L29/2003 , H01L29/205 , H01L29/66212 , H01L29/872
Abstract: 반도체소자의제1 질화물반도체층은기판상에제공되고, 제2 질화물반도체층은제1 질화물반도체층상에제공되고, 제1 오믹메탈및 제2 오믹메탈은제2 질화물반도체층상에제공되고, 리세스영역은제1 오믹메탈과제2 오믹메탈사이의제2 질화물반도체층내에제공되고, 패시베이션층은제1 오믹메탈의측면및 리세스영역의하부면과측면을덮고, 쇼트키전극은제1 오믹메탈상에제공되고, 리세스영역의내부로연장된다.
Abstract translation: 半导体器件的第一氮化物半导体层设置在衬底上，第二氮化物半导体层设置在第一氮化物半导体层上，第一欧姆金属和第二欧姆金属设置在第二氮化物半导体层上，凹部 在所述第一欧姆金属和所述第二欧姆金属之间的所述第二氮化物半导体层中设置钝化层，所述钝化层覆盖所述第一欧姆金属的一侧，并且所述钝化层覆盖所述凹部区域的底表面和侧面，并且所述第一欧姆金属 金属并延伸到凹陷区域中。
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公开(公告)号：KR1020170089390A
公开(公告)日：2017-08-03
申请号：KR1020160101508
申请日：2016-08-09
Applicant: 한국전자통신연구원
IPC: H01L29/735 , H01L21/28 , H01L29/49 , H01L21/768
Abstract: 반도체소자는기판, 기판상의제1 반도체층및 제1 반도체층상의제2 반도체층을포함하는반도체구조체, 반도체구조체상에제공되는제1 패시베이션패턴, 및반도체구조체상에제공되고, 제1 패시베이션패턴으로부터이격되는제1 및제2 도전패턴들을포함한다.
Abstract translation: 一种半导体器件被提供在衬底上，半导体结构包括衬底上的第一半导体层和第一半导体层上的第二半导体层，设置在半导体结构上的第一钝化图案以及第一钝化图案 以及与第一和第二导电图案间隔开的第二和第二导电图案。
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公开(公告)号：KR101758082B1
公开(公告)日：2017-07-17
申请号：KR1020130166516
申请日：2013-12-30
Applicant: 한국전자통신연구원
IPC: H01L29/66 , H01L29/47 , H01L21/02 , H01L21/283 , H01L21/321 , H01L29/20 , H01L29/778
CPC classification number: H01L21/3212 , H01L21/0254 , H01L21/283 , H01L21/28575 , H01L21/28581 , H01L29/2003 , H01L29/41766 , H01L29/452 , H01L29/66462 , H01L29/7786
Abstract: 본발명의질화물반도체소자의제조방법에관한것으로제 1 및제 2 질화물반도체층들이차례로적층된성장기판상에복수의전극들을형성하는것, 상기각각의전극들상에상부금속층들을형성하는것, 상기성장기판을제거하여상기제 1 질화물반도체층의하면을노출하는것 및상기노출된제 1 질화물반도체층의하면상에제 3 질화물반도체층및 하부금속층을차례로형성하는것을포함하는질화물반도체소자의제조방법이제공된다.
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Patent Agency Ranking
公开(公告)号：KR1020170055394A
公开(公告)日：2017-05-19
申请号：KR1020160028960
申请日：2016-03-10
Applicant: 한국전자통신연구원
IPC: H03K17/567 , H03K17/687 , H03K17/081
Abstract: 본발명의실시예에따른캐스코드스위치는입력전압을수신하는제1 드레인단자, 제1 게이트단자, 및제1 소스단자를포함하는제1 트랜지스터, 제1 소스단자와연결된제2 드레인단자, 제1 게이트단자와연결된제2 소스단자, 및외부장치로부터제어신호를수신하도록구성되는제2 게이트단자를포함하는제2 트랜지스터, 및제2 트랜지스터와병렬연결되고, 적어도하나의제너다이오드및 적어도하나의저항소자를포함하는보호회로를포함한다.
Abstract translation: 在根据本发明的一个实施方式的串叠开关，耦合到所述第一晶体管的第二漏极端子，其包括第一漏极端子，第一栅极端子的第一源极端子，mitje第一源端，用以接收一输入电压，第一 第二个是并联连接至所述晶体管，mitje第二晶体管，至少一个齐纳二极管和至少一个电阻元件和被配置为从第二源终端接收控制信号的第二栅极端，和外部设备连接到栅极端子 还有一个保护电路。
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公开(公告)号：KR1020170012861A
公开(公告)日：2017-02-03
申请号：KR1020160007195
申请日：2016-01-20
Applicant: 한국전자통신연구원
IPC: H01L29/861 , H01L29/778 , H01L29/66
Abstract: 본발명의실시예에따른브릿지다이오드를제공한다. 브릿지다이오드는기판상에순차적으로적층되는제 1 하부질화막및 제 1 상부질화막을포함하는제 1 구조, 상기기판상에순차적으로적층되는제 2 하부질화막및 제 2 상부질화막을포함하는제 2 구조, 상기제 1 구조상에배치되는제 1 전극구조체및 상기제 2 구조상에배치되는제 2 전극구조체를포함하고, 상기제 1 전극구조체는시계방향으로배열되는제 1 전극, 제 2 전극및 제 3 전극을포함하고, 상기제 2 전극구조체는시계방향으로배열되는제 4 전극, 제 5 전극및 제 6 전극을포함하고, 상기제 1 전극과상기제 6 전극및 상기제 3 전극과상기제 4 전극은서로연결되어외부회로와연결되고, 제 2 전극과제 5 전극은각각외부회로와연결된다.
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公开(公告)号：KR102208771B1
公开(公告)日：2021-01-28
申请号：KR1020200010450
申请日：2020-01-29
Applicant: 한국전자통신연구원
Abstract: 본발명은인덕터에관한것으로, 더욱상세하게는, 수직으로적층된복수의세라믹층들을포함하는세라믹구조체, 상기세라믹층들은제1 세라믹층및 상기제1 세라믹층의상면상의제2 세라믹층을포함하고; 상기세라믹구조체내에배치되는내부전극들; 및상기세라믹구조체의중심부에배치되고, 복수의홀들을갖는지지체를포함하되, 상기홀들은상기지지체를수직으로관통하고, 상기지지체는상기제1 세라믹층의적어도일부및 상기제2 세라믹층의적어도일부를관통하고, 평면적관점에서, 상기지지체는상기내부전극들에의해둘러싸일수 있다.
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公开(公告)号：KR1020170027257A
公开(公告)日：2017-03-09
申请号：KR1020160020723
申请日：2016-02-22
Applicant: 한국전자통신연구원
Abstract: 본발명은복수의비자성기판들이적층된제1 적층체; 비자성기판들중 적어도어느하나에배치된전자소자들; 상기전자소자가배치된상기비자성기판상에배치되어, 상기전자소자와연결되는제1 도전성패턴들; 상기제1 도전성패턴들의각각을연결되는적어도하나의제1 비아전극; 상기제1 적층체의일측에배치되고, 복수의자성시트들이적층된제2 적층체; 상기자성시트들중 적어도 2개에배치되는제2 도전성패턴들; 및상기제2 도전성패턴들의각각을연결하는적어도하나의제2 비아전극을포함하고, 상기제1 비아전극과상기제2 비아전극은서로연결되는전력변환장치에관한것이다.
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公开(公告)号：KR1020170051146A
公开(公告)日：2017-05-11
申请号：KR1020160040357
申请日：2016-04-01
Applicant: 한국전자통신연구원
IPC: H01L27/02 , H01L29/778 , H01L27/06 , H01L29/772
CPC classification number: H01L27/0266 , H01L27/0617 , H01L27/0629 , H01L29/772 , H01L29/778
Abstract: 본발명은 Sense-FET를사용한안정화회로구조를제안한다. 본발명에따른전력반도체모듈은 D-Mode FET와상기 D-Mode FET와동일한구조를가지며면적을달리하는 Sense-FET를포함한다. 전력반도체모듈은 Sense-FET의구동을위해필요한 E-Mode FET 뿐만아니라, 저항, 커패시터, 인덕터, 또는다이오드등과같은회로소자를포함하는안정화회로를포함한다.
Abstract translation: 本发明提出了一种使用感测-FET的稳定电路结构。 根据本发明的功率半导体模块包括D模式FET和具有与D模式FET相同并且具有不同面积的结构的感测FET。 功率半导体模块包括稳定电路，包括一个电路元件，诸如以及E模式FET为意识-FET，电阻器，电容器，电感器，或二极管的操作所需的。
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