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    ELECTRICALLY PROGRAMMABLE FUSE
    2.
    发明申请
    ELECTRICALLY PROGRAMMABLE FUSE 审中-公开
    电子可编程保险丝

    公开(公告)号：WO2007051765A3

    公开(公告)日：2007-06-28

    申请号：PCT/EP2006067883

    申请日：2006-10-27

    Applicant: IBM ,  IBM UK ,  HSU LOUIS LU-CHEN ,  MANDELMAN JACK ,  TONTI WILLIAM

    Inventor： HSU LOUIS LU-CHEN ,  MANDELMAN JACK ,  TONTI WILLIAM

    IPC: H01L23/525

    CPC classification number: H01L23/5252 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: An electrically programmable fuse (eFuse) includes (1) a semiconducting layer above an insulating oxide layer of a substrate; (2) a diode formed in the semiconducting layer; and (3) a silicide layer formed on the diode. The diode comprises an N+,p-,P+ or P+,n-,N+ structure.

    Abstract translation: 电可编程熔丝（eFuse）包括（1）衬底的绝缘氧化物层上的半导体层; （2）形成在半导体层中的二极管; 和（3）在二极管上形成的硅化物层。 二极管包括N +，p-，P +或P +，n-，N +结构。

    Antifuse und Verfahren zum Ausbilden einer Antifuse
    4.
    发明专利
    Antifuse und Verfahren zum Ausbilden einer Antifuse 未知

    公开(公告)号：DE102004025108B4

    公开(公告)日：2019-11-28

    申请号：DE102004025108

    申请日：2004-05-21

    Applicant: IBM ,  SAMSUNG ELECTRONICS CO LTD

    Inventor： BRINTZINGER AXEL ,  TONTI WILLIAM ,  RADENS CARL J

    IPC: H01L23/525 ,  H01L21/60 ,  H01L21/762

    Abstract: Antifuse, die folgendes umfasst:ein Halbleitersubstrat mit einem aktiven Bereich (152; 202; 302), der von einer Grenze (154; 204; 304) einer Flachgrabenisolation umgeben ist;einen über dem Halbleitersubstrat angeordneten und über zumindest einem Teil der Grenze der Flachgrabenisolation liegenden Gateleiter (156; 206; 306);ein zwischen dem Halbleitersubstrat und dem Gateleiter angeordnetes Dielektrikum (157);einen ersten an den Gateleiter gekoppelten Anschluss (158); undeinen zweiten an das Halbleitersubstrat gekoppelten Anschluss (160),wobei der von der Grenze der Flachgrabenisolation umgebene aktive Bereich des Halbleitersubstrates ein längliches Glied (152A; 302A) und mehrere Fingerteile (152B; 302B) enthält, die sich von dem länglichen Glied des aktiven Bereichs erstrecken und quer zu dem länglichen Glied des aktiven Bereichs derart verlaufen, daß der Gateleiter zumindest über einem Teil von zumindest einigen der Fingerteile (152B; 302B) des aktiven Bereichs liegt, undwobei der Gateleiter (156; 206; 306) ein längliches Glied (306A) und mehrere Fingerteile (306B) enthält, die sich von dem länglichen Glied des Gateleiters erstrecken und quer zu dem länglichen Glied des Gateleiters verlaufen.

    5.
    发明专利
    未知

    公开(公告)号：DE10233234A1

    公开(公告)日：2003-04-17

    申请号：DE10233234

    申请日：2002-07-22

    Applicant: INFINEON TECHNOLOGIES CORP ,  IBM

    Inventor： YE QIUYI ,  TONTI WILLIAM ,  LI YUJUN ,  MANDELMAN JACK A

    IPC: H01L21/336 ,  H01L21/8238 ,  H01L29/78

    Abstract: A MOSFET having a new source/drain (S/D) structure is particularly adapted to smaller feature sizes of modern CMOS technology. The S/D conductors are located on the shallow trench isolation (STI) to achieve low junction leakage and low junction capacitance. The S/D junction depth is defined by an STI etch step (according to a first method of making the MOSFET) or a silicon etch step (according to a second method of making the MOSFET). By controlling the etch depth, a very shallow junction depth is achieved. There is a low variation of gate length, since the gate area is defined by etching crystal silicon, not by etching polycrystalline silicon. There is a low aspect ratio between the gate and the S/D, since the gate conductor and the source and drain conductors are aligned on same level. A suicide technique is applied to the source and drain for low parasitic resistance; however, this will not result in severe S/D junction leakage, since the source and drain conductors sit on the STI.

    7.
    发明专利
    未知

    公开(公告)号：DE102004025108A1

    公开(公告)日：2005-03-10

    申请号：DE102004025108

    申请日：2004-05-21

    Applicant: IBM ,  INFINEON TECHNOLOGIES AG

    Inventor： BRINTZINGER AXEL ,  TONTI WILLIAM ,  RADENS CARL J

    IPC: H01L23/525 ,  H01L21/60 ,  H01L21/762

    Abstract: Methods and apparatus for providing an antifuse are disclosed, where the antifuse includes a semiconductor substrate having an active area circumscribed by a shallow trench isolation (STI) boundary; a gate conductor disposed above the semiconductor substrate and overlying at least a portion of the STI boundary; a dielectric disposed between the semiconductor substrate and the gate conductor; a first terminal coupled to the gate conductor; and a second terminal coupled to the semiconductor substrate, wherein a breakdown of the dielectric causes electrical connections between regions of the gate conductor and regions of the active area including substantially near the STI boundary.

    Verfahren zum Bereitstellen einer Antifuse mit verringerter Programmierspannung und integrierte Schaltung damit
    8.
    发明专利
    Verfahren zum Bereitstellen einer Antifuse mit verringerter Programmierspannung und integrierte Schaltung damit 未知

    公开(公告)号：DE10342028B4

    公开(公告)日：2016-04-07

    申请号：DE10342028

    申请日：2003-09-11

    Applicant: INFINEON TECHNOLOGIES AG ,  IBM

    Inventor： CHIDAMBARRAO DURESETI ,  FREY ULRICH ,  HEDGE SURYANARAYAN ,  TONTI WILLIAM

    IPC: H01L21/82 ,  H01L23/525 ,  H01L21/768 ,  H01L27/10

    Abstract: Verfahren zum Ausbilden einer integrierten Schaltung, mit einer Antifuse auf einem Halbleitersubstrat, umfassend: Dotieren einer dotierten Wanne (30) eines Halbleitersubstrats (14) mit Stickstoff und einem Ladungsträger-Dotierstoff vom Ladungsträgertyp der dotierten Wanne, um einen Dotierbereich (28) zu erzeugen, wobei beim Dotieren ein Verhältnis des Ladungsträger-Dotierstoffs zum Stickstoff zwischen ca. 0,5:1 und 1,3:1 verwendet wird; Ausbilden eines dünnen Dielektrikums (16) auf dem Dotierbereich (28) des Halbleitersubstrats; Ausbilden eines durch das dünne Dielektrikum von dem Halbleitersubstrat getrennten ersten Leiters (12); Ausbilden eines leitend an den Dotierbereich (28) des Halbleitersubstrats gekoppelten zweiten Leiters (24), wobei an dem dünnen Dielektrikum (16) bei Anlegen einer Durchbruchsspannung ein Durchbruch auftritt.

    Partially non-volatile dynamic random access memory
    10.
    发明专利
    Partially non-volatile dynamic random access memory 未知

    公开(公告)号：GB2355327A

    公开(公告)日：2001-04-18

    申请号：GB0017095

    申请日：2000-07-13

    Applicant: IBM

    Inventor： KIRIHATA TOSHIAKI ,  STORASKA DANIEL ,  NARAYAN CHANDRASEKHAR ,  TONTI WILLIAM ,  BERTIN CLAUDE ,  VAN HEEL NICK

    IPC: G11C14/00 ,  G11C11/00 ,  G11C16/02 ,  G11C16/04 ,  G11C29/04 ,  H01L21/8246 ,  H01L27/112

    Abstract: A Partially Non-Volatile Dynamic Random Access Memory (PNDRAM) uses a DRAM array formed by a plurality of single transistor (1T) cells or two transistor (2T) cells. The cells are electrically programmable as a non-volatile memory. This results in a single chip design featuring both, a dynamic random access memory (DRAM) and an electrically programmable-read-only-memory (EPROM). The DRAM and the EPROM integrated in the PNDRAM can be easily reconfigured at any time, whether during manufacturing or in the field. The PNDRAM has multiple applications such as combining a main memory with ID, BIOS, or operating system information in a single chip. Each cell includes a capacitor which permanently stores a 1 by breakdown of the capacitor when the cell acts as an EPROM cell.

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