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    Verfahren zum Bereitstellen einer Halbleiterstruktur mit Bilden einer Opferstruktur
    1.
    发明专利
    Verfahren zum Bereitstellen einer Halbleiterstruktur mit Bilden einer Opferstruktur 未知

    公开(公告)号：DE102011084024B4

    公开(公告)日：2016-07-21

    申请号：DE102011084024

    申请日：2011-10-05

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BINDER BORIS ,  FOESTE BERND ,  KAUTZSCH THORALF ,  KOLB STEFAN ,  MÜLLER MARCO

    IPC: B81C1/00 ,  B81B1/00 ,  G01L9/00

    Abstract: Verfahren zum Bereitstellen einer Halbleiterstruktur (100, 200), das folgende Schritte aufweist: Bilden einer Opferstruktur (110, 210) durch Ätzen einer Mehrzahl von Gräben (112, 212) von einer ersten Hauptoberfläche (103, 203) eines Substrats (102, 202), wobei die Opferstruktur (110, 210) eine oder mehrere Wände zwischen den Gräben (112, 212) aufweist; Abdecken der Mehrzahl von Gräben (112, 212) an der ersten Hauptoberfläche (103, 203) mit einem Abdeckungsmaterial (115, 215), um Hohlräume in dem Substrat (102, 202) zu definieren, so dass das Abdeckungsmaterial (115, 215) im Wesentlichen an der ersten Hauptoberfläche (103) des Substrats (102) bleibt, anstatt zu der Unterseite der Mehrzahl von Gräben (112, 212) zu fallen; Entfernen eines Teils des Substrats (102, 202) von einer zweiten Hauptoberfläche (104, 204) gegenüber der ersten Hauptoberfläche (103, 203) zu einer Tiefe, bei der die Mehrzahl von Gräben (112, 212) vorliegen; und Wegätzen der Opferstruktur (110, 210) durch Wegätzen der ein oder mehreren Wände von der zweiten Hauptoberfläche (104, 204) des Substrats (102, 202), so dass eine Ausnehmung (120, 220) mit einer Unterseite entsteht, die das Abdeckungsmaterial (115, 215) umfasst.

    2.
    发明专利
    未知

    公开(公告)号：DE10260352A1

    公开(公告)日：2004-07-15

    申请号：DE10260352

    申请日：2002-12-20

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GOLLER KLAUS ,  FOESTE BERND ,  KRIZ JAKOB ,  BACHMANN JENS

    IPC: H01L27/08 ,  H01L21/822 ,  H01L21/768

    Abstract: To make the capacitor arrangement (110) a stack (124b) of the following layers is produced: a base electrode layer (14), a base dielectric layer (16), at least one central electrode layer (18), a dielectric layer covering (20) and an electrode layer covering (22). This layer (22) and the central electrode layer (18) are structured in the first lithographic process. The electrode layer covering (22a) and the base electrode layer (14) are structured using a second lithographic process. An independent claim is included for the corresponding integrated capacitor arrangement.

    5.
    发明专利
    未知

    公开(公告)号：DE102007017642A1

    公开(公告)日：2008-10-02

    申请号：DE102007017642

    申请日：2007-04-13

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： FOESTE BERND

    IPC: G11C29/50 ,  G11C7/10 ,  G11C11/41 ,  G11C29/12

    Abstract: A test circuit arrangement for testing latch units is provided which includes a) a voltage generator configured to adjust a voltage potential difference between a first ground line and a second ground line of the latch units and/or to adjust a voltage potential difference between a first supply voltage line and a second supply voltage line of the latch units; b) combiner configured to combine logical outputs of the latch units; and c) determiner configured to determine the voltage potential difference between the first ground line and the second ground line and/or the voltage potential difference between the first supply voltage line and the second supply voltage line in a state when all of the latch units have identical logical outputs.

    Beschleunigungssensor
    6.
    发明专利
    Beschleunigungssensor 未知

    公开(公告)号：DE102009055389B4

    公开(公告)日：2014-11-20

    申请号：DE102009055389

    申请日：2009-12-29

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KAUTZSCH THORALF ,  BINDER BORIS ,  FOESTE BERND ,  MEINHOLD DIRK ,  ROSAM BEN ,  THAMM ANDREAS ,  WINKLER BERNHARD

    IPC: G01P15/08 ,  G01P15/125

    Abstract: Halbleiterbauelement (106), das folgende Merkmale aufweist: ein Halbleitersubstrat (108); ein Halbleitermasseelement (112), das konfiguriert ist, um sich ansprechend auf eine ausgeübte Beschleunigung zu bewegen, wobei das Masseelement (112) durch Gräben, die in das Halbleitersubstrat (108) geätzt sind, und einen Hohlraum (110, 140) unter dem Masseelement (112) definiert ist; ein Erfassungselement, das konfiguriert ist, um eine Bewegung des Masseelements (112) zu erfassen; und eine Komplementärmetalloxidhalbleiterschaltung (CMOS-Schaltung), die auf dem Substrat (108) gebildet ist, wobei der Hohlraum (110, 140) eine erste Seitenwand (126), die einer ersten Seitenwand (128) des Masseelements (112) gegenüberliegt, und eine zweite, an die erste Seitenwand (126) angrenzende Seitenwand (130), die einer zweiten Seitenwand des Masseelements (112) gegenüberliegt, umfasst, wobei die Seitenwände (126, 128, 130) des Hohlraums (110, 140) und des Masseelements (112) eine Dotierung mit einer ersten Polarität aufweisen, wobei ein Abschnitt (124) des Bodens des Hohlraums (110) zwischen den ersten Seitenwänden (126, 128) des Hohlraums (110, 140) und des Masseelements (112) und eine Ecke (122) zwischen der ersten und zweiten Seitenwand (126, 130) des Hohlraums (110, 140) eine Dotierung mit einer zweiten, der ersten Polarität entgegengesetzten Polarität aufweisen, um die erste und zweite Seitenwand (126, 130) des Hohlraums (110, 140) elektrisch zu isolieren, und wobei das Erfassungselement Elektroden zum kapazitiven Erfassen der Bewegung des Masseelements (112) und Verbindungen (118, 120) zum Koppeln mit der CMOS-Schaltung (104) umfasst, wobei die Elektroden durch die gegenüberliegenden, dotierten ersten Seitenwände (126, 128) des Hohlraums (110, 140) und des Masseelements (112) gebildet sind, wobei eine erste (118) der Verbindungen (118, 120) die erste Seitenwand (126) des Hohlraums (110, 140) mit der CMOS-Schaltung (104) koppelt, und wobei eine zweite (120) der Verbindungen (118, 120) die zweite Seitenwand des Masseelements (112) mit der CMOS-Schaltung (104) koppelt.

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