公开(公告)号：DE102020131704A1

公开(公告)日：2021-08-26

申请号：DE102020131704

申请日：2020-11-30

Applicant: INTEL CORP

Inventor： WATERS ZACK S ,  SCHLUESSLER TRAVIS ,  APODACA MICHAEL ,  SHAH ANKUR

IPC: G06T1/60 ,  G06T15/00

Abstract: Grafikprozessoren zur Implementierung von Multikachelverwaltung sind offenbart. In einer Ausführungsform weist ein Grafikprozessor eine erste Grafikvorrichtung, die einen lokalen Speicher aufweist, eine zweite Grafikvorrichtung, die einen lokalen Speicher aufweist, und einen Grafiktreiber auf, um eine einzelne virtuelle Zuweisung mit einem gemeinsamen virtuellen Adressbereich bereitzustellen, um eine Ressource zu jedem lokalen Speicher der ersten und zweiten Grafikvorrichtung zu spiegeln.

公开(公告)号：DE102020111193A1

公开(公告)日：2020-12-24

申请号：DE102020111193

申请日：2020-04-24

Applicant: INTEL CORP

Inventor： WHITE BRYAN R ,  ANANTARAMAN ARAVINDH ,  SHAH ANKUR ,  KOKER ALTUG ,  PUFFER DAVID ,  NAVALE ADITYA

IPC: G06F13/00 ,  G06F13/40

Abstract: In einer Ausführungsform umfasst ein Verfahren Folgendes: Empfangen einer Nachricht von einem Prozessor in einem Stammbaustein einer Beschleunigervorrichtung mit mehreren Bausteinen, wobei die Nachricht eine Registerschreibanforderung in ein Register eines ersten entfernten Bausteins der mehreren entfernten Bausteine umfasst; Decodieren einer Systemadresse der Nachricht in einer Endpunktsteuereinheit des Stammbausteins, um einen Zielbaustein für die Nachricht zumindest teilweise auf der Basis einer Basisadressenregisterdecodierung der Systemadresse zu identifizieren; und in Reaktion auf das Identifizieren des ersten entfernten Bausteins als Zielbaustein Aktualisieren eines ersten Abschnitts eines Adressenversatzfeldes der Systemadresse auf einen vorbestimmten Wert und Leiten der Nachricht zum ersten entfernten Baustein, der mit dem Stammbaustein über eine Seitenbandverschaltung gekoppelt ist. Andere Ausführungsformen sind beschrieben und beansprucht.

公开(公告)号：DE102019106701A1

公开(公告)日：2019-09-19

申请号：DE102019106701

申请日：2019-03-15

Applicant: INTEL CORP

Inventor： LEE PENNE ,  LIU PING ,  RAMADOSS MURALI ,  SHAH ANKUR ,  KOSTON JOSEPH

IPC: G06T1/20

Abstract: Eine Einrichtung und ein Verfahren zur virtualisierten Planung. Zum Beispiel umfasst eine Ausführungsform einer Grafikverarbeitungseinrichtung: einen Grafikprozessor umfassend eine Vielzahl von Grafikverarbeitungs-Engines, wobei jede von den Grafikverarbeitungs-Engines dazu verwendbar ist, Grafikprogrammcode für eine Vielzahl von Grafikkontexten auszuführen, wobei jeder der Grafikkontexte mit einem bestimmten Benutzermodustreiber (User Mode Driver, UMD) verbunden ist; und einen Planer zum Planen des Grafikprogrammcodes zur Ausführung auf der Vielzahl von Grafik-Engines, der Planer umfassend eine integrierte Kontextwarteschlange zum Speichern von Programmcode von allen Grafikkontexten, wobei der Planer Grafikverarbeitungs-Engines zum Ausführen des Programmcodes von jedem Kontext basierend auf einer erfassten Last und/oder Verfügbarkeit jeder Grafikverarbeitungs-Engine auswählen und eine Reihenfolge zum Ausführen des Programmcodes von jedem Kontext basierend auf relativen Prioritäten in Verbindung mit den verschiedenen Kontexten bestimmen soll.

公开(公告)号：DE112018007634T5

公开(公告)日：2021-04-01

申请号：DE112018007634

申请日：2018-11-30

Applicant: INTEL CORP

Inventor： TIAN KUN ,  SHAH ANKUR ,  COWPERTHWAITE DAVID ,  WANG ZHI ,  WANG ZHENYU ,  KONDAPALLY KALYAN ,  BLOOMFIELD JONATHAN ,  ZHANG WEI

IPC: G06F9/44

Abstract: Zusammenfassung: Vorrichtung und Verfahren zur Implementierung einer virtuellen Anzeige. Zum Beispiel umfasst eine Ausführungsform einer Grafikverarbeitungsvorrichtung mindestens ein Konfigurationsregister zum Speichern von Framepufferdeskriptorinformationen für einen ersten Gast, der auf einer ersten virtuellen Maschine (VM) in einer virtualisierten Ausführungsumgebung eines Host-Prozessors läuft, wobei die Framepufferdeskriptorinformationen eine oder mehrere dem ersten Gast zugewiesene Anzeige-Pipes angeben; und eine Ausführungsschaltung zum Ausführen eines ersten Treibers, der dem ersten Gast zugewiesen ist, wobei der erste Gast den ersten Treiber verwendet, um einen Framepuffer in einer Ebene, die einer der Anzeige-Pipes zugeordnet ist, gemäß den Framepufferdeskriptorinformationen anzuzeigen.

公开(公告)号：PL3938894T3

公开(公告)日：2024-02-19

申请号：PL20718902

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： STRIRAMASSARMA LAKSHMINARAYANAN ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ASHBAUGH BEN ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GALOPPO VON BORRIES NICOLAS ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  MISTRY NILAY ,  OULD-AHMED-VALL ELMOUSTAPHA ,  PANNEER SELVAKUMAR ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  SHAH ANKUR ,  TANGRI SAURABH

IPC: G06F12/0862 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

公开(公告)号：ES2964969T3

公开(公告)日：2024-04-10

申请号：ES20718902

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： STRIRAMASSARMA LAKSHMINARAYANAN ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ASHBAUGH BEN ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GALOPPO VON BORRIES NICOLAS ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  MISTRY NILAY ,  OULD-AHMED-VALL ELMOUSTAPHA ,  PANNEER SELVAKUMAR ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  SHAH ANKUR ,  TANGRI SAURABH

IPC: G06F12/0862 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

Abstract: En el presente documento se describen la gestión de memoria de múltiples mosaicos para detectar el acceso entre mosaicos, proporcionar escalamiento de inferencia de múltiples mosaicos con multidifusión de datos mediante operación de copia y proporcionar migración de páginas. En una realización, un procesador de gráficos para una arquitectura de múltiples mosaicos incluye una primera unidad de procesamiento de gráficos (GPU) que tiene una memoria y un controlador de memoria, una segunda unidad de procesamiento de gráficos (GPU) que tiene una memoria y una estructura de GPU cruzada para acoplar comunicativamente la primera y segunda GPU. El controlador de memoria está configurado para determinar si se producen accesos frecuentes a la memoria entre mosaicos desde la primera GPU a la memoria de la segunda GPU en la configuración de múltiples GPU y para enviar un mensaje para iniciar un mecanismo de transferencia de datos cuando se producen accesos frecuentes a la memoria entre mosaicos desde la primera GPU a la memoria de la segunda GPU. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：DE102021122245A1

公开(公告)日：2022-03-10

申请号：DE102021122245

申请日：2021-08-27

Applicant: INTEL CORP

Inventor： CHAND NALLURI HEMA ,  SHAH ANKUR ,  RAY JOYDEEP ,  NAVALE ADITYA ,  KOKER ALTUG ,  RAMADOSS MURALI ,  COORAY NIRANJAN L ,  BOLES JEFFERY S ,  ANANTARAMAN ARAVINDH V ,  PUFFER DAVID ,  VALERIO JAMES ,  RANGANATHAN VASANTH

IPC: G06F13/14 ,  G06F7/00 ,  G06F9/30 ,  G06T1/20

Abstract: Offenbart wird eine Einrichtung zum Erleichtern von Speicherbarrieren. Die Einrichtung umfasst eine Zwischenverbindung, einen Vorrichtungsspeicher, eine Vielzahl von Verarbeitungsressourcen, die mit dem Vorrichtungsspeicher gekoppelt sind, um eine Vielzahl von Ausführungs-Threads als Speicherdatenerzeuger und Speicherdatenverbraucher an einen Vorrichtungsspeicher und einen Systemspeicher auszuführen, und Fence-Hardware zum Generieren von Fence-Operationen zum Durchsetzen einer Datenordnung bei Speicheroperationen, die an den Vorrichtungsspeicher und einen Systemspeicher ausgegeben werden, der über die Zwischenverbindung gekoppelt ist.