公开(公告)号：DE102020111193A1

公开(公告)日：2020-12-24

申请号：DE102020111193

申请日：2020-04-24

Applicant: INTEL CORP

Inventor： WHITE BRYAN R ,  ANANTARAMAN ARAVINDH ,  SHAH ANKUR ,  KOKER ALTUG ,  PUFFER DAVID ,  NAVALE ADITYA

IPC: G06F13/00 ,  G06F13/40

Abstract: In einer Ausführungsform umfasst ein Verfahren Folgendes: Empfangen einer Nachricht von einem Prozessor in einem Stammbaustein einer Beschleunigervorrichtung mit mehreren Bausteinen, wobei die Nachricht eine Registerschreibanforderung in ein Register eines ersten entfernten Bausteins der mehreren entfernten Bausteine umfasst; Decodieren einer Systemadresse der Nachricht in einer Endpunktsteuereinheit des Stammbausteins, um einen Zielbaustein für die Nachricht zumindest teilweise auf der Basis einer Basisadressenregisterdecodierung der Systemadresse zu identifizieren; und in Reaktion auf das Identifizieren des ersten entfernten Bausteins als Zielbaustein Aktualisieren eines ersten Abschnitts eines Adressenversatzfeldes der Systemadresse auf einen vorbestimmten Wert und Leiten der Nachricht zum ersten entfernten Baustein, der mit dem Stammbaustein über eine Seitenbandverschaltung gekoppelt ist. Andere Ausführungsformen sind beschrieben und beansprucht.

公开(公告)号：WO2013003255A3

公开(公告)日：2013-03-07

申请号：PCT/US2012043938

申请日：2012-06-25

Applicant: INTEL CORP ,  KABURLASOS NIKOS ,  SAMSON ERIC C ,  PUFFER DAVID ,  JAGANNATHAN LAKSHMINARAYAN

Inventor： KABURLASOS NIKOS ,  SAMSON ERIC C ,  PUFFER DAVID ,  JAGANNATHAN LAKSHMINARAYAN

IPC: G06F1/32 ,  G06F9/06

CPC classification number: G06F1/324 ,  G06F1/3228 ,  G06F1/3287 ,  G06F1/3296 ,  G09G5/363 ,  G09G2330/021 ,  G09G2360/08 ,  Y02D10/126 ,  Y02D10/171 ,  Y02D10/172

Abstract: A processor may operate at a first frequency level for a first time interval. The processor automatically may transition to a sleep state from the first frequency level after the first time interval. Then the processor automatically transitions from the sleep state to the first frequency level after a second time interval. As a result the processor may operate at a reduced power consumption and higher performance.

Abstract translation: 处理器可以在第一时间间隔内以第一频率级运行。 在第一时间间隔之后，处理器可以自动地从第一频率水平转换到睡眠状态。 然后处理器在第二时间间隔之后自动从睡眠状态转换到第一频率水平。 结果，处理器可以以降低的功耗和更高的性能运行。

公开(公告)号：DE112017004246T5

公开(公告)日：2019-05-23

申请号：DE112017004246

申请日：2017-07-26

Applicant: INTEL CORP

Inventor： AKENINE-MOLLER TOMAS G ,  SURTI PRASOONKUMAR ,  KOKER ALTUG ,  PUFFER DAVID ,  NILSSON JIM K

IPC: G06T1/60 ,  G06T1/20 ,  G06T9/00

Abstract: Hierin beschrieben sind mehrere Ausführungsformen, die verbessertes Datencachen in Kombination mit adaptiver und dynamischer Komprimierung bereitstellen, um die Speichereffizienz zu erhöhen und die Übertragungsbandbreite der Daten während der Ein- und Ausgabe aus einer GPU verringern. Die hierin beschriebenen Techniken können die Notwendigkeit des Zugriffs auf Speicher außerhalb des Chips verhindern, was zu verbesserter Leistung und verringerter Energie für die GPU-Operationen führt. Eine Ausführungsform sieht eine Grafikverarbeitungsvorrichtung vor, die eine Shader-Engine; einen oder mehrere Cachespeicher; Cachesteuerlogik zur Steuerung von mindestens einem des einen oder der mehreren Cachespeicher; und eine Codec-Einheit, die mit dem einen oder den mehreren Cachespeichern verbunden ist, umfasst, wobei die Codec-Einheit konfigurierbar ist, nach dem Speichern auf oder der Auslagerung von dem einen oder den mehreren Cachespeichern eine verlustfreie Komprimierung von Oberflächendaten mit reinem Lesezugriff auszuführen.

公开(公告)号：DE102021122245A1

公开(公告)日：2022-03-10

申请号：DE102021122245

申请日：2021-08-27

Applicant: INTEL CORP

Inventor： CHAND NALLURI HEMA ,  SHAH ANKUR ,  RAY JOYDEEP ,  NAVALE ADITYA ,  KOKER ALTUG ,  RAMADOSS MURALI ,  COORAY NIRANJAN L ,  BOLES JEFFERY S ,  ANANTARAMAN ARAVINDH V ,  PUFFER DAVID ,  VALERIO JAMES ,  RANGANATHAN VASANTH

IPC: G06F13/14 ,  G06F7/00 ,  G06F9/30 ,  G06T1/20

Abstract: Offenbart wird eine Einrichtung zum Erleichtern von Speicherbarrieren. Die Einrichtung umfasst eine Zwischenverbindung, einen Vorrichtungsspeicher, eine Vielzahl von Verarbeitungsressourcen, die mit dem Vorrichtungsspeicher gekoppelt sind, um eine Vielzahl von Ausführungs-Threads als Speicherdatenerzeuger und Speicherdatenverbraucher an einen Vorrichtungsspeicher und einen Systemspeicher auszuführen, und Fence-Hardware zum Generieren von Fence-Operationen zum Durchsetzen einer Datenordnung bei Speicheroperationen, die an den Vorrichtungsspeicher und einen Systemspeicher ausgegeben werden, der über die Zwischenverbindung gekoppelt ist.

公开(公告)号：DE112013005204T5

公开(公告)日：2015-09-10

申请号：DE112013005204

申请日：2013-06-27

Applicant: INTEL CORP

Inventor： GARCIA GUADALUPE J ,  JAGANNATHAN LAKSHMINARAYAN K ,  PUFFER DAVID

IPC: G06F1/08 ,  G06F1/26

Abstract: In vielen Fällen können Prozessoren eine Frequenz so häufig ändern, dass dies beträchtliche Leistungs- und Stromverbrauchsverluste zur Folge hat. Diese Leistungs- und Stromverbrauchsverluste können durch ein Ändern der Frequenz unter Verwendung einer Zusammendrucktechnik anstelle einer Phasenregelschleifen-Technik abgeschwächt werden. Die Zusammendrucktechnik beinhaltet einfach beseitigte Taktimpulse, um die Frequenz zu verringern. Dies kann schneller vorgenommen werden, was in einigen Fällen einen geringeren Aufwand zur Folge hat.

公开(公告)号：ES2929978T3

公开(公告)日：2022-12-05

申请号：ES18160823

申请日：2018-03-08

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  RAY JOYDEEP ,  SINHA KAMAL ,  VEERNAPU KIRAN C ,  MAIYURAN SUBRAMANIAM ,  SURTI PRASOONKUMAR ,  LUEH GUEI-YUAN ,  PUFFER DAVID ,  PAL SUPRATIM ,  HOEKSTRA ERIC J ,  SCHLUESSLER TRAVIS T ,  HURD LINDA L

IPC: G06F9/30 ,  G06F1/32 ,  G06F9/38

Abstract: En un ejemplo, un aparato comprende una pluralidad de unidades de ejecución y un primer archivo de registro general (GRF) acoplado comunicativamente a la pluralidad de unidades de ejecución, donde el primer GRF es compartido por la pluralidad de unidades de ejecución. También se describen y reivindican otras realizaciones. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：AT386296T

公开(公告)日：2008-03-15

申请号：AT04815802

申请日：2004-12-23

Applicant: INTEL CORP

Inventor： RENAUD LYONEL ,  PUFFER DAVID ,  KOTAMREDDY SARATH ,  MITBANDER SUNEEL

IPC: G06F13/38 ,  H04L7/04

公开(公告)号：ES2924825T3

公开(公告)日：2022-10-11

申请号：ES18159601

申请日：2018-03-01

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  WALD INGO ,  PUFFER DAVID ,  MAIYURAN SUBRAMANIAM M ,  SURTI PRASOONKUMAR ,  VEMBU BALAJI ,  LUEH GUEI-YUAN ,  RAMADOSS MURALI ,  APPU ABHISHEK R ,  RAY JOYDEEP

IPC: G06T1/20 ,  G06F9/38 ,  G06F9/46 ,  G06F9/48

Abstract: Una realización proporciona un procesador paralelo que comprende una matriz de procesamiento dentro del procesador paralelo, la matriz de procesamiento incluye múltiples bloques de cómputo, cada bloque de cómputo incluye múltiples grupos de procesamiento configurados para operación en paralelo, en donde cada uno de los múltiples bloques de cómputo es reemplazable de forma independiente. En una realización, se puede generar una sugerencia de prioridad para el código fuente durante la compilación para permitir que una unidad de cálculo determine un punto eficiente para la prioridad. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3401874T3

公开(公告)日：2022-09-05

申请号：PL18159601

申请日：2018-03-01

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  WALD INGO ,  PUFFER DAVID ,  MAIYURAN SUBRAMANIAM M ,  SURTI PRASOONKUMAR ,  VEMBU BALAJI ,  LUEH GUEI-YUAN ,  RAMADOSS MURALI ,  APPU ABHISHEK R ,  RAY JOYDEEP

IPC: G06T1/20 ,  G06F9/38 ,  G06F9/46 ,  G06F9/48

公开(公告)号：DE102021122233A1

公开(公告)日：2022-04-28

申请号：DE102021122233

申请日：2021-08-27

Applicant: INTEL CORP

Inventor： MAROLIA PRATIK ,  HERDRICH ANDREW J ,  SANKARAN RAJESH ,  PAL RAHUL ,  PUFFER DAVID ,  SUR SAYANTAN ,  DURG AJAYA

IPC: G06F13/40 ,  G06F13/00 ,  G06F13/28

Abstract: Verfahren und Vorrichtungen für einen Beschleuniger-Controller-Hub (ACH). Der ACH kann eine eigenständige Komponente sein oder auf einem Die oder auf einem Package in einem Beschleuniger, z. B. einer GPU, integriert sein. Der ACH kann eine Host-Device-Link- (HDL-) Schnittstelle, eine oder mehrere Peripheral Component Interconnect Express- (PCIe-) Schnittstellen, eine oder mehrere High-Performance-Beschleuniger-Link- (HPAL-) Schnittstellen und einen Router umfassen, der wirksam mit jeder der HDL-Schnittstelle, der einen oder den mehreren PCIe-Schnittstellen und der einen oder den mehreren HPAL-Schnittstellen gekoppelt ist. Die HDL-Schnittstelle ist ausgebildet, über einen HDL-Link mit einer Host-CPU gekoppelt zu werden, und die eine oder die mehreren HPAL-Schnittstellen sind ausgebildet, mit einer oder mehreren HP ALs gekoppelt zu werden, die für den Zugriff auf High-Performance-Beschleuniger-Fabrics (HPAFs) wie beispielsweise NVlink-Fabrics und CCIX- (Cache Coherent Interconnect for Beschleunigers-) Fabrics verwendet werden. Plattformen umfassend ACHs oder Beschleuniger mit integrierten ACHs unterstützen RDMA-Übertragungen unter Verwendung von RDMA-Semantik, um Übertragungen zwischen Beschleuniger-Speicher auf Initiatoren und Zielen ohne CPU-Beteiligung zu ermöglichen.