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    Células de lógica configurable
    1.
    发明专利
    Células de lógica configurable 未知

    公开(公告)号：ES2617318T3

    公开(公告)日：2017-06-16

    申请号：ES12721046

    申请日：2012-04-20

    Applicant: MICROCHIP TECH INC

    Inventor： KILZER KEVIN ,  STEEDMAN SEAN ,  ZDENEK JERROLD ,  DELPORT VIVIEN ,  LUNDSTRUM ZEKE ,  DUVENHAGE FANIE

    IPC: H03K19/177

    Abstract: Un procesador, que comprende: un núcleo (102) de unidad de procesamiento central (CPU), en particular un núcleo de CPU RISC; una pluralidad de periféricos (108; 110), incluyendo la pluralidad de periféricos uno o más periféricos (104) de célula de lógica configurable, en el que el periférico (104) de célula de lógica configurable está operando de manera independiente del núcleo (102) de la CPU, en el que cada uno del uno o más periféricos (104) de célula de lógica configurable comprende un registro de configuración asociado y en el que una pluralidad de bits en dicho registro (315) de configuración asociado determina una función lógica de una célula de lógica asociada proporcionada mediante un bloque de función lógica, en el que cada bloque de función lógica tiene una pluralidad de entradas (304) lógicas y una única salida lógica y una entrada (314) de control de modo acoplada con dicha pluralidad de bits del registro (315) de configuración asociado.

    Microcontrolador con memoria lineal en una memoria de bancos y procedimiento para el mismo
    3.
    发明专利
    Microcontrolador con memoria lineal en una memoria de bancos y procedimiento para el mismo 未知

    公开(公告)号：ES2619724T3

    公开(公告)日：2017-06-26

    申请号：ES10705692

    申请日：2010-02-10

    Applicant: MICROCHIP TECH INC

    Inventor： LUNDSTRUM ZEKE ,  DELPORT VIVIEN ,  STEEDMAN SEAN ,  JULICHER JOSEPH

    IPC: G06F9/35 ,  G06F9/30 ,  G06F9/34 ,  G06F12/06

    Abstract: Un microcontrolador que, comprende: una memoria (225) de datos dividida en una pluralidad de bancos (000...111) de memoria, en el que dicha memoria (225) de datos comprende un primer conjunto de bancos (000...011) de memoria y un segundo conjunto de bancos (100... 111) de memoria de dicha pluralidad de bancos (000...111) de memoria; un multiplexor (220) de direcciones para proporcionar una dirección de dicha memoria (225) de datos; un registro (135) de instrucciones que proporciona una primera dirección parcial a una primera entrada de dicho multiplexor (220) de direcciones; un registro (210) de selección de bancos para proporcionar una segunda dirección parcial a dicha primera entrada de dicho multiplexor (225) de direcciones; y una pluralidad de registros de funciones especiales puestos en correspondencia con dicha memoria (225) de datos, incluyendo un registro (245) de direcciones de memoria indirecta acoplado con una segunda entrada de dicho multiplexor (220) de direcciones, en el que el registro de selección de bancos no está puesto en correspondencia con dicha memoria (225) de datos, al menos un registro de funciones especiales (INDF, TMR0, EECON, PCL, ESTADO, FSR, OSCAL, EEDATOS, PUERTOB, EEADR) es una memoria pone en correspondencia con más de un banco de memoria de dicho primer conjunto de bancos (000...011) de memoria bajo la misma dirección de memoria y en el que el segundo conjunto de bancos (100...111) de memoria forma un bloque de memoria de datos lineal al que no se ponen en correspondencia registros de funciones especiales; en el que, para el direccionamiento directo, un banco (000...111) de memoria se selecciona mediante dicho registro (210) de selección de bancos y dicho banco de memoria seleccionado se dirige a través de dicho multiplexor (220) mediante una dirección formada por la primera dirección parcial de dicho registro (135) de instrucciones y la segunda dirección parcial de dicho registro (210) de selección de bancos; y en el que, para el direccionamiento indirecto, dicha memoria (225) de datos se dirige indirectamente mediante la selección de una dirección proporcionada por dicho registro (245) de direcciones de memoria indirecta, permitiendo así el acceso a por lo menos todo el bloque de memoria lineal formado por dicho segundo conjunto de bancos (100...111) de memoria.

    Systemvermittler mit programmierbaren Prioritätsstufen
    4.
    发明专利
    Systemvermittler mit programmierbaren Prioritätsstufen 未知

    公开(公告)号：DE112017005551T5

    公开(公告)日：2019-07-25

    申请号：DE112017005551

    申请日：2017-11-03

    Applicant: MICROCHIP TECH INC

    Inventor： STEEDMAN SEAN ,  KILZER KEVIN ,  SENAPATI ASHISH ,  MILKS JUSTIN ,  PULIPAKA PRASHANTH

    IPC: G06F13/34

    Abstract: Ein programmierbarer Systemvermittler zum Erteilen eines Zugriffs auf einen Systembus zwischen mehreren Vermittler-Clients und einer zentralen Verarbeitungseinheit ist offenbart. Der programmierbare Systemvermittler kann umfassen: ein oder mehrere Interrupt-Prioritätsregister, wobei jedes der einen oder mehreren Interrupt-Prioritätsregister einem Interrupt-Typ zugeordnet ist; und Systemvermittlungs-Logik, die betriebsbereit ist, um den Zugriff auf den Systembus zwischen den mehreren Vermittler-Clients und der CPU auf der Grundlage mindestens einer Analyse einer programmierten Prioritätsreihenfolge zu vermitteln, wobei die programmierte Prioritätsreihenfolge eine Prioritätsreihenfolge für jeden der Vielzahl von Vermittler-Clients, jeden einer Vielzahl von Betriebsmodi der zentralen Verarbeitungseinheit und jeden der einen oder mehreren Interrupt-Typen umfasst.

    Microprocesador o microcontrolador potenciado
    5.
    发明专利
    Microprocesador o microcontrolador potenciado 未知

    公开(公告)号：ES2396800T3

    公开(公告)日：2013-02-27

    申请号：ES08857235

    申请日：2008-11-26

    Applicant: MICROCHIP TECH INC

    Inventor： JULICHER JOSEPH ,  SMIT ZACHARIAS MARTHINUS ,  STEEDMAN SEAN ,  DELPORT VIVIEN ,  ZDENEK JERROLD S ,  ELLISON RYAN SCOTT ,  SCHROEDER ERIC

    IPC: G06F9/30 ,  G06F9/318 ,  G06F9/35

    Abstract: Un dispositivo de microprocesador de n bits que comprende: una unidad central de procesamiento de n bits (CPU); una pluralidad de registros (185) de funciones especiales y de registros de proposito general con los que seestablece una correlacion en memoria con una pluralidad de bancos, en el que los registros (185) de funcionesespeciales comprenden por lo menos dos registros (150; 960) de direccion de memoria indirecta de 16 bits a losque puede acceder dicha CPU a traves de todos los bancos; una unidad de acceso a banco para acoplar dicha CPU con uno de dicha pluralidad de bancos; una memoria (160) de datos acoplada con la CPU; y una memoria (120) de programa acoplada con la CPU, en el que dichos registros (150; 960) de direccion de memoria indirecta pueden accionarse para acceder a dichamemoria (160) de datos o memoria (120) de programa y en el que un bit (965) en cada uno de dichos registros(150; 960) de direccion de memoria indirecta determina un acceso a dicha memoria (160) de datos o a dichamemoria (120) de programa.

    Microprocesador o microcontrolador mejorados
    7.
    发明专利
    Microprocesador o microcontrolador mejorados 未知

    公开(公告)号：ES2541923T3

    公开(公告)日：2015-07-28

    申请号：ES09790674

    申请日：2009-07-21

    Applicant: MICROCHIP TECH INC

    Inventor： ZDENEK JERROLD ,  JULICHER JOSEPH ,  DELPORT VIVIEN ,  STEEDMAN SEAN

    IPC: G06F12/06 ,  G06F9/30

    Abstract: Un dispositivo de procesador, en particular un microcontrolador o un microprocesador, que comprende: una memoria de datos de registros (560, 750) que comprende un espacio físico de direcciones, siendo la memoria de datos (560, 750) accesible a través de una pluralidad de bancos secuenciales de memoria (110x) que definen un espacio lineal de direcciones, en el que por lo menos un subconjunto de los bancos de memoria (110x) están organizados de modo que cada banco de memoria (110x) del subconjunto, comprende por lo menos una primera y una segunda área de memoria (120, 130, 140, 150), en el que dicha primera área de memoria (120, 130) comprende unos registros de función especial mapeados en memoria y dentro del espacio lineal de direcciones las segundas áreas de memoria (140, 150) forman un bloque no consecutivo de memoria; caracterizado por una unidad de ajuste de dirección (540, 630) que, cuando se utiliza un intervalo predefinido de dirección virtual, se configura para traducir una dirección virtual dentro del intervalo de direcciones virtuales en una dirección física para acceder a dichas segundas áreas de memoria (140, 150) de tal manera que se forma un bloque linealizado de memoria virtual (300) al mapear unas respectivas direcciones virtuales a unas direcciones físicas de una pluralidad de segundas áreas de memoria (140, 150).

    MICROCONTROLLER WITH LINEAR MEMORY IN A BANKED MEMORY
    8.
    发明申请
    MICROCONTROLLER WITH LINEAR MEMORY IN A BANKED MEMORY 审中-公开
    带有线性内存的微控制器在一个银行存储器中

    公开(公告)号：WO2010093657A3

    公开(公告)日：2010-11-18

    申请号：PCT/US2010023701

    申请日：2010-02-10

    Applicant: MICROCHIP TECH INC ,  LUNDSTRUM ZEKE R ,  DELPORT VIVIEN ,  STEEDMAN SEAN ,  JULICHER JOSEPH

    Inventor： LUNDSTRUM ZEKE R ,  DELPORT VIVIEN ,  STEEDMAN SEAN ,  JULICHER JOSEPH

    IPC: G06F9/30 ,  G06F9/318 ,  G06F9/35 ,  G06F12/06

    CPC classification number: G06F9/3012 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/342 ,  G06F9/35 ,  G06F12/0623

    Abstract: A microcontroller has a data memory divided into a plurality of memory banks, an address multiplexer for providing an address to the data memory, an instruction register providing a first partial address to a first input of the address multiplexer, a bank select register which is not mapped to the data memory for providing a second partial address to a the first input of the address multiplexer, and a plurality of special function registers mapped to the data memory, wherein the plurality of special function registers comprises an indirect access register coupled with a second input of the address multiplexer, and wherein the data memory comprises more than one memory bank of the plurality of memory banks that form a block of linear data memory to which no special function registers are mapped.

    Abstract translation: 微控制器具有被分成多个存储体的数据存储器，用于向数据存储器提供地址的地址多路复用器，向地址多路复用器的第一输入提供第一部分地址的指令寄存器，不是存储体选择寄存器 映射到数据存储器，用于向地址多路复用器的第一输入提供第二部分地址;以及多个特殊功能寄存器，映射到数据存储器，其中多个特殊功能寄存器包括间接访问寄存器，与第二 输入所述地址多路复用器，并且其中所述数据存储器包括所述多个存储体中的多于一个存储体，所述多个存储体形成线性数据存储器块，其中没有特殊功能寄存器被映射到所述线性数据存储器块。

    MICROCONTROLLER WITH SPECIAL BANKING INSTRUCTIONS
    9.
    发明申请
    MICROCONTROLLER WITH SPECIAL BANKING INSTRUCTIONS 审中-公开
    带有特殊银行指令的微控制器

    公开(公告)号：WO2010093661A3

    公开(公告)日：2010-11-25

    申请号：PCT/US2010023706

    申请日：2010-02-10

    Applicant: MICROCHIP TECH INC ,  LUNDSTRUM ZEKE R ,  DELPORT VIVIEN ,  STEEDMAN SEAN ,  JULICHER JOSEPH

    Inventor： LUNDSTRUM ZEKE R ,  DELPORT VIVIEN ,  STEEDMAN SEAN ,  JULICHER JOSEPH

    IPC: G06F9/30

    CPC classification number: G06F9/3012 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/342 ,  G06F9/35 ,  G06F12/0623

    Abstract: An instruction set for a microcontroller with a data memory divided into a plurality of memory banks wherein the data memory has more than one memory bank of the plurality of memory banks that form a block of linear data memory to which no special function registers are mapped, a bank select register which is not mapped to the data memory for selecting a memory bank, and with an indirect access register mapped to at least one memory bank, wherein the instruction set includes a plurality of instructions operable to directly address all memory locations within a selected bank, at least one instruction that provides access to the bank select register, and at least one instruction performing an indirect address to the data memory using the indirect access register.

    Abstract translation: 一种用于具有被分成多个存储体的数据存储器的微控制器的指令集，其中数据存储器具有形成线性数据存储器块的多个存储体中的多于一个存储体，其中没有特殊功能寄存器被映射到所述线性数据存储体块， 没有被映射到数据存储器以用于选择存储体的存储体选择寄存器以及被映射到至少一个存储体的间接访问寄存器，其中所述指令集包括多个指令，所述指令可操作以直接寻址 至少一个提供对所述银行选择寄存器的访问的指令，以及至少一个使用所述间接访问寄存器对所述数据存储器执行间接地址的指令。

    MICROCONTROLLER WITH OPTIMIZED ADC CONTROLLER
    10.
    发明申请
    MICROCONTROLLER WITH OPTIMIZED ADC CONTROLLER 审中-公开
    具有优化ADC控制器的微控制器

    公开(公告)号：WO2013052642A9

    公开(公告)日：2014-06-05

    申请号：PCT/US2012058716

    申请日：2012-10-04

    Applicant: MICROCHIP TECH INC

    Inventor： LUNDSTRUM ZEKE ,  CURTIS KEITH ,  DAVISON BURKE ,  STEEDMAN SEAN ,  LEFAOU YANN

    IPC: H03K17/96

    CPC classification number: H03K17/9622 ,  H03K2217/960705 ,  H03K2217/960725 ,  H03K2217/960765

    Abstract: An analog-to-digital (ADC) controller is used in combination with a digital processor of a microcontroller to control the operation of capacitance measurements using the capacitive voltage division (CVD) method. The ADC controller handles the CVD measurement process instead of the digital processor having to run additional program steps for controlling charging and discharging of a capacitive touch sensor and sample and hold capacitor, then coupling these two capacitors together, and measuring the resulting voltage charge thereon in determining the capacitance thereof. The ADC controller may be programmable and its programmable parameters stored in registers.

    Abstract translation: 模拟数字（ADC）控制器与微控制器的数字处理器组合使用，以使用电容分压（CVD）方法控制电容测量的操作。 ADC控制器处理CVD测量过程，而不是数字处理器必须运行额外的程序步骤，用于控制电容式触摸传感器和采样和保持电容器的充电和放电，然后将这两个电容器耦合在一起，并测量其上产生的电压电荷 确定其电容。 ADC控制器可以是可编程的，其可编程参数存储在寄存器中。

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