公开(公告)号：KR20180030028A

公开(公告)日：2018-03-21

申请号：KR20187000742

申请日：2016-07-14

Applicant: MICROCHIP TECH INC

Inventor： KILZER KEVIN ,  JULICHER JOSEPH ,  VAN EEDEN JACOBUS ALBERTUS

IPC: G06F9/34 ,  G06F3/06 ,  G06F9/30 ,  G06F9/35

CPC classification number: G06F3/0631 ,  G06F3/0604 ,  G06F3/0659 ,  G06F3/0679 ,  G06F9/30101 ,  G06F9/3012 ,  G06F9/30145 ,  G06F9/342 ,  G06F9/35

Abstract: 복수의메모리뱅크들로분할된데이터메모리에액세스하기위해뱅크선택액세스체계를사용하는마이크로프로세서아키텍처용데이터메모리를확장하는방법이개시된다. 뱅크선택레지스터는메모리뱅크를선택하도록구성되며, 마이크로프로세서아키텍처는메모리뱅크를선택하기위한전용명령어를갖는명령어세트를갖는다. 전용뱅크선택명령어의명령코드는최대 n개비트들의페이로드를제공하고, 이에의해최대 2n개의메모리뱅크들을선택하도록구성된어드레스값을제공한다. 이방법은: 새로운뱅크선택명령어를위해 m개비트들의페이로드를제공하는테스트명령어의명령코드를사용하는단계(여기서 m>n임); 그리고새로운테스트명령어를위해상기전용뱅크선택명령어의명령코드를사용하는단계를포함한다.

Abstract translation: 公开了一种用于使用存储体选择访问方案来扩展用于微处理器体系结构的数据存储器以访问被划分成多个存储体的数据存储器的方法。 存储体选择寄存器被配置为选择存储体，并且微处理器体系结构具有一组具有用于选择存储体的专用指令的指令。 专用存储体选择指令的指令代码提供高达n位的有效载荷，由此提供被配置为选择高达2n个存储体的地址值。 使用提供m位有效载荷的测试指令的指令代码用于新的存储体选择指令（其中m> n）; 并使用专用银行选择指令的指令代码用于新的测试指令。

公开(公告)号：ES2619724T3

公开(公告)日：2017-06-26

申请号：ES10705692

申请日：2010-02-10

Applicant: MICROCHIP TECH INC

Inventor： LUNDSTRUM ZEKE ,  DELPORT VIVIEN ,  STEEDMAN SEAN ,  JULICHER JOSEPH

IPC: G06F9/35 ,  G06F9/30 ,  G06F9/34 ,  G06F12/06

Abstract: Un microcontrolador que, comprende: una memoria (225) de datos dividida en una pluralidad de bancos (000...111) de memoria, en el que dicha memoria (225) de datos comprende un primer conjunto de bancos (000...011) de memoria y un segundo conjunto de bancos (100... 111) de memoria de dicha pluralidad de bancos (000...111) de memoria; un multiplexor (220) de direcciones para proporcionar una dirección de dicha memoria (225) de datos; un registro (135) de instrucciones que proporciona una primera dirección parcial a una primera entrada de dicho multiplexor (220) de direcciones; un registro (210) de selección de bancos para proporcionar una segunda dirección parcial a dicha primera entrada de dicho multiplexor (225) de direcciones; y una pluralidad de registros de funciones especiales puestos en correspondencia con dicha memoria (225) de datos, incluyendo un registro (245) de direcciones de memoria indirecta acoplado con una segunda entrada de dicho multiplexor (220) de direcciones, en el que el registro de selección de bancos no está puesto en correspondencia con dicha memoria (225) de datos, al menos un registro de funciones especiales (INDF, TMR0, EECON, PCL, ESTADO, FSR, OSCAL, EEDATOS, PUERTOB, EEADR) es una memoria pone en correspondencia con más de un banco de memoria de dicho primer conjunto de bancos (000...011) de memoria bajo la misma dirección de memoria y en el que el segundo conjunto de bancos (100...111) de memoria forma un bloque de memoria de datos lineal al que no se ponen en correspondencia registros de funciones especiales; en el que, para el direccionamiento directo, un banco (000...111) de memoria se selecciona mediante dicho registro (210) de selección de bancos y dicho banco de memoria seleccionado se dirige a través de dicho multiplexor (220) mediante una dirección formada por la primera dirección parcial de dicho registro (135) de instrucciones y la segunda dirección parcial de dicho registro (210) de selección de bancos; y en el que, para el direccionamiento indirecto, dicha memoria (225) de datos se dirige indirectamente mediante la selección de una dirección proporcionada por dicho registro (245) de direcciones de memoria indirecta, permitiendo así el acceso a por lo menos todo el bloque de memoria lineal formado por dicho segundo conjunto de bancos (100...111) de memoria.

公开(公告)号：DE112019000460T5

公开(公告)日：2020-10-01

申请号：DE112019000460

申请日：2019-01-17

Applicant: MICROCHIP TECH INC

Inventor： JULICHER JOSEPH ,  YUENYONGSGOOL YONG

IPC: G06F13/28

Abstract: Ein Prozessor enthält eine Zentraleinheit (CPU) und eine DMA-Adapterschaltung (Direct Memory Access). Die DMA-Adapterschaltung enthält eine DMA-Controller-Schaltung und ist so ausgebildet, dass sie mit einem älteren internen Hardware-Peripheriegerät und einem DMA-fähigen internen Hardware-Peripheriegerät verbunden ist. Das DMA-fähige interne Hardware-Peripheriegerät enthält ein erstes Sonderfunktionsregister (SFR). Das ältere interne Hardware-Peripheriegerät enthält keine DMA-Funktionen. Die CPU ist so ausgebildet, dass eine ältere Anwendung ausgeführt wird, die über das alte interne Hardware-Peripheriegerät auf eine Einstellung im Speicher zugreift. Die Ausführung der Legacy-Anwendung umfasst den Zugriff der CPU auf die Einstellung im Speicher. Die DMA-Controller-Schaltung ist so ausgebildet, dass sie während der Ausführung einer DMA-fähigen Anwendung über das DMA-fähige interne Hardware-Peripheriegerät auf die Einstellung im Speicher zugreift.

公开(公告)号：ES2541923T3

公开(公告)日：2015-07-28

申请号：ES09790674

申请日：2009-07-21

Applicant: MICROCHIP TECH INC

Inventor： ZDENEK JERROLD ,  JULICHER JOSEPH ,  DELPORT VIVIEN ,  STEEDMAN SEAN

IPC: G06F12/06 ,  G06F9/30

Abstract: Un dispositivo de procesador, en particular un microcontrolador o un microprocesador, que comprende: una memoria de datos de registros (560, 750) que comprende un espacio físico de direcciones, siendo la memoria de datos (560, 750) accesible a través de una pluralidad de bancos secuenciales de memoria (110x) que definen un espacio lineal de direcciones, en el que por lo menos un subconjunto de los bancos de memoria (110x) están organizados de modo que cada banco de memoria (110x) del subconjunto, comprende por lo menos una primera y una segunda área de memoria (120, 130, 140, 150), en el que dicha primera área de memoria (120, 130) comprende unos registros de función especial mapeados en memoria y dentro del espacio lineal de direcciones las segundas áreas de memoria (140, 150) forman un bloque no consecutivo de memoria; caracterizado por una unidad de ajuste de dirección (540, 630) que, cuando se utiliza un intervalo predefinido de dirección virtual, se configura para traducir una dirección virtual dentro del intervalo de direcciones virtuales en una dirección física para acceder a dichas segundas áreas de memoria (140, 150) de tal manera que se forma un bloque linealizado de memoria virtual (300) al mapear unas respectivas direcciones virtuales a unas direcciones físicas de una pluralidad de segundas áreas de memoria (140, 150).

公开(公告)号：ES2555875T3

公开(公告)日：2016-01-11

申请号：ES12780347

申请日：2012-10-04

Applicant: MICROCHIP TECH INC

Inventor： JULICHER JOSEPH ,  CURTIS KEITH ,  KATZ PAUL N

IPC: G01N27/66 ,  G08B17/11

Abstract: Un procedimiento de determinación de la corriente de iones en una cámara de ionización, comprendiendo dicho procedimiento las etapas de: conexión de un primer y segundo electrodos (104, 106) de una cámara (102) de ionización a un voltaje con una primera polaridad; determinación de una primera corriente entre el primer y el segundo electrodos (104, 106) de la cámara (102) de ionización provocada por el voltaje con la primera polaridad; conexión del primer y el segundo electrodos (104, 106) de la cámara de ionización al voltaje con una segunda polaridad; determinación de una segunda corriente entre el primer y el segundo electrodos (104, 106) de la cámara (102) de ionización provocada por el voltaje con la segunda polaridad; y determinación de una diferencia entre la primera y segunda corrientes, en el que la diferencia es la corriente de iones a través de la cámara de ionización.

公开(公告)号：ES2525378T3

公开(公告)日：2014-12-23

申请号：ES11714169

申请日：2011-03-24

Applicant: MICROCHIP TECH INC

Inventor： ALEMAN ENRIQUE ,  DILLON JONATHAN ,  DELPORT VIVIEN ,  JULICHER JOSEPH

IPC: G06F1/14 ,  G01R19/165

Abstract: Un dispositivo digital que tiene una alarma y un monitor de oscilador de reloj primario, que comprende: un procesador (102) que tiene un modo operacional en un modo dormido de baja potencia; un oscilador (124) de reloj primario acoplado a un elemento (128) de determinación de la frecuencia externa, en el que el oscilador (124) de reloj primario genera la pluralidad de pulsos de reloj a una frecuencia determinada por el elemento (128) de determinación de la frecuencia externa; un condensador (120) de bloqueo de corriente continua (cc) acoplado al oscilador (124) de reloj primario; un diodo (118) conectado al condensador (120) de bloqueo de cc; un condensador (116) de almacenamiento de tensión conectado al diodo (118), en el que el condensador (116) de almacenamiento de tensión es cargado con una tensión a través del diodo (118) y a partir de la pluralidad de pulsos de reloj; un sumidero (112) de corriente constante conectado al condensador (116) de almacenamiento de tensión, en el que el sumidero (112) de corriente descarga la tensión sobre el condensador (116) de almacenamiento de tensión cuando no está siendo cargado a partir de la pluralidad de pulsos de reloj con un tiempo de descarga superior a un periodo de reloj de la pluralidad de pulsos de reloj; y un comparador (108) de tensión que tiene una salida conectada a una entrada del procesador (102), una primera entrada conectada al condensador (116) de almacenamiento de tensión y una segunda entrada conectada a una tensión (110) de referencia, en el que cuando la tensión sobre el condensador (116) de almacenamiento de tensión es superior a la tensión (110) de referencia, la salida del comparador (108) de tensión está en un primer nivel lógico, y cuando la tensión sobre el condensador (116) de almacenamiento de tensión es inferior o igual a la tensión (110) de referencia, la salida del comparador (108) de tensión está en un segundo nivel lógico.

公开(公告)号：ES2396800T3

公开(公告)日：2013-02-27

申请号：ES08857235

申请日：2008-11-26

Applicant: MICROCHIP TECH INC

Inventor： JULICHER JOSEPH ,  SMIT ZACHARIAS MARTHINUS ,  STEEDMAN SEAN ,  DELPORT VIVIEN ,  ZDENEK JERROLD S ,  ELLISON RYAN SCOTT ,  SCHROEDER ERIC

IPC: G06F9/30 ,  G06F9/318 ,  G06F9/35

Abstract: Un dispositivo de microprocesador de n bits que comprende: una unidad central de procesamiento de n bits (CPU); una pluralidad de registros (185) de funciones especiales y de registros de proposito general con los que seestablece una correlacion en memoria con una pluralidad de bancos, en el que los registros (185) de funcionesespeciales comprenden por lo menos dos registros (150; 960) de direccion de memoria indirecta de 16 bits a losque puede acceder dicha CPU a traves de todos los bancos; una unidad de acceso a banco para acoplar dicha CPU con uno de dicha pluralidad de bancos; una memoria (160) de datos acoplada con la CPU; y una memoria (120) de programa acoplada con la CPU, en el que dichos registros (150; 960) de direccion de memoria indirecta pueden accionarse para acceder a dichamemoria (160) de datos o memoria (120) de programa y en el que un bit (965) en cada uno de dichos registros(150; 960) de direccion de memoria indirecta determina un acceso a dicha memoria (160) de datos o a dichamemoria (120) de programa.

公开(公告)号：AT384291T

公开(公告)日：2008-02-15

申请号：AT05754513

申请日：2005-05-26

Applicant: MICROCHIP TECH INC

Inventor： JULICHER JOSEPH ,  OTTEN DAVID ,  BUTLER DANIEL

IPC: G06F1/08 ,  G06F1/26 ,  H03L7/06

Abstract: Clock speed is controlled based upon the supply voltage to a digital device. When the supply voltage is below a reference voltage the clock speed will be slower than if the supply voltage is above the reference voltage. A phase-lock-loop (PLL) may be used to generate a higher frequency that is an integer multiple of a reference oscillator. The clock speed will be proportional to the frequency multiplication of the PLL when the faster clock speed is selected. A multiplexer is used to switch between different frequency sources, and a timer can be used to insure stable operation of the PLL. A status configuration register has status and control bits for indicating and controlling operation of the clock speed control. A universal serial bus (USB) device can operate at a slower clock with reduced operating voltage, and at a faster clock with increased operating voltage.

公开(公告)号：WO2014022525A2

公开(公告)日：2014-02-06

申请号：PCT/US2013052956

申请日：2013-07-31

Applicant: MICROCHIP TECH INC

Inventor： COOKE BENJAMIN T ,  JULICHER JOSEPH ,  CURTIS KEITH

IPC: G08B17/10 ,  G01R27/26

CPC classification number: G08B17/10 ,  G08B17/113

Abstract: A capacitor having air dielectric between its plates may be used to detect the presence of smoke and other contaminants in the dielectric air passing over the plates of the capacitor. Smoke from typical fires is mainly composed of unburned carbon that has diffused in the surrounding air and rises with the heat of the fire. The permittivity of the carbon particles is about 10 to 15 times the permittivity of clean air. The addition of the carbon particles into the air creates a change in the permittivity thereof that is large enough to measure by measuring a change in capacitance of the capacitor having the air dielectric through which the air laden carbon particles pass through.

Abstract translation: 在其板之间具有空气电介质的电容器可用于检测通过电容器板上的介电空气中的烟雾和其它污染物的存在。 典型火灾中的烟雾主要由在周围空气中扩散并随火的升高而升高的未燃碳组成。 碳颗粒的介电常数为清洁空气介电常数的约10至15倍。 将碳粒子添加到空气中，通过测量具有空气电介质的电容器的电容的变化来测量电容率的变化，其电容率变大，通过空气电介质通过该电容器的空气通过。

公开(公告)号：WO2010093657A3

公开(公告)日：2010-11-18

申请号：PCT/US2010023701

申请日：2010-02-10

Applicant: MICROCHIP TECH INC ,  LUNDSTRUM ZEKE R ,  DELPORT VIVIEN ,  STEEDMAN SEAN ,  JULICHER JOSEPH

Inventor： LUNDSTRUM ZEKE R ,  DELPORT VIVIEN ,  STEEDMAN SEAN ,  JULICHER JOSEPH

IPC: G06F9/30 ,  G06F9/318 ,  G06F9/35 ,  G06F12/06

CPC classification number: G06F9/3012 ,  G06F9/30098 ,  G06F9/30101 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/342 ,  G06F9/35 ,  G06F12/0623

Abstract: A microcontroller has a data memory divided into a plurality of memory banks, an address multiplexer for providing an address to the data memory, an instruction register providing a first partial address to a first input of the address multiplexer, a bank select register which is not mapped to the data memory for providing a second partial address to a the first input of the address multiplexer, and a plurality of special function registers mapped to the data memory, wherein the plurality of special function registers comprises an indirect access register coupled with a second input of the address multiplexer, and wherein the data memory comprises more than one memory bank of the plurality of memory banks that form a block of linear data memory to which no special function registers are mapped.

Abstract translation: 微控制器具有被分成多个存储体的数据存储器，用于向数据存储器提供地址的地址多路复用器，向地址多路复用器的第一输入提供第一部分地址的指令寄存器，不是存储体选择寄存器 映射到数据存储器，用于向地址多路复用器的第一输入提供第二部分地址;以及多个特殊功能寄存器，映射到数据存储器，其中多个特殊功能寄存器包括间接访问寄存器，与第二 输入所述地址多路复用器，并且其中所述数据存储器包括所述多个存储体中的多于一个存储体，所述多个存储体形成线性数据存储器块，其中没有特殊功能寄存器被映射到所述线性数据存储器块。