公开(公告)号：CN106413267B

公开(公告)日：2019-07-05

申请号：CN201610595808.8

申请日：2016-07-26

Applicant: JX金属株式会社

Inventor： 森山晃正 ,  永浦友太

IPC: H05K3/02 ,  C25D3/38 ,  C25D3/40 ,  C25D3/58 ,  C25D5/48 ,  C23C28/00 ,  B32B15/02 ,  B32B15/04 ,  B32B15/08

CPC classification number: H01L21/4857 ,  C25D1/04 ,  C25D3/18 ,  C25D3/38 ,  C25D3/562 ,  C25D3/58 ,  C25D5/022 ,  C25D5/10 ,  C25D9/08 ,  H01L21/486 ,  H01L23/49866 ,  H05K3/025 ,  H05K3/205 ,  H05K3/4007 ,  H05K3/421 ,  H05K2201/0154 ,  H05K2201/0355 ,  H05K2201/0367 ,  H05K2201/0376 ,  H05K2201/09509 ,  H05K2203/0152 ,  H05K2203/0156 ,  H05K2203/0307 ,  H05K2203/0723 ,  H05K2203/0726 ,  Y10T428/12431 ,  Y10T428/12438 ,  Y10T428/12472

Abstract: 本发明涉及附载体铜箔、积层体、印刷配线板的制造方法及电子设备的制造方法。具体地，本发明提供一种电路形成性良好的附载体铜箔。本发明的附载体铜箔是依序具有载体、中间层、极薄铜层的附载体铜箔，且构成极薄铜层的晶粒的与所述极薄铜层的板厚方向平行的方向的剖面的平均粒径为1.05～6.5μm，极薄铜层侧表面的十点平均粗糙度Rz为0.1～2.0μm。

公开(公告)号：CN107113984B

公开(公告)日：2019-06-04

申请号：CN201580067306.1

申请日：2015-12-17

Applicant: 富士胶片株式会社

Inventor： 黑冈俊次 ,  堀田吉则

IPC: H05K3/46 ,  H01R11/01

CPC classification number: H01L23/49838 ,  H01L21/4857 ,  H01L21/486 ,  H01L23/49811 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/49866 ,  H01L23/49894 ,  H01R11/01 ,  H01R12/00 ,  H01R12/52 ,  H05K1/11 ,  H05K1/14 ,  H05K1/18 ,  H05K3/36

Abstract: 本发明提供一种能够实现优异的导通可靠性的多层配线基板。本发明的多层配线基板层叠有各向异性导电部件与具有基板及形成于基板上的一个以上的电极的配线基板，所述各向异性导电部件具备：包含无机材料的绝缘性基材；包含导电性部件的多个导通路，以在绝缘性基材的厚度方向上贯穿并相互绝缘的状态而设置；以及粘合层，设于绝缘性基材的表面，各导通路具有从绝缘性基材的表面突出的突出部分，所述多层配线基板中，多个导通路中，与电极接触的导通路变形，而相邻的导通路彼此接触。

公开(公告)号：CN104377171B

公开(公告)日：2019-05-24

申请号：CN201410007067.8

申请日：2014-01-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 邱绍玲 ,  许国经 ,  吴伟诚 ,  黄炳刚 ,  侯上勇 ,  郑心圃 ,  余振华

IPC: H01L23/31 ,  H01L21/50

CPC classification number: H01L23/562 ,  H01L21/4853 ,  H01L21/4857 ,  H01L21/486 ,  H01L21/561 ,  H01L21/563 ,  H01L21/565 ,  H01L21/76898 ,  H01L21/78 ,  H01L23/147 ,  H01L23/3128 ,  H01L23/3135 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/49838 ,  H01L23/5384 ,  H01L24/16 ,  H01L24/97 ,  H01L25/0655 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/97 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/18161 ,  H01L2924/3511 ,  H01L2224/81 ,  H01L2224/83 ,  H01L2924/00

Abstract: 本发明涉及具有中介层的封装件及其形成方法。本发明的封装结构包括：中介层、位于中介层上方并且接合至中介层的管芯以及位于中介层下方并且接合至中介层的印刷电路板（PCB）。中介层中不包含晶体管（加入晶体管），而包括半导体衬底、位于半导体衬底上方的互连结构、位于硅衬底中的通孔以及位于硅衬底的背侧上的重分布线。互连结构和重分布线通过通孔电连接。

公开(公告)号：CN108987371A

公开(公告)日：2018-12-11

申请号：CN201710616762.8

申请日：2017-07-26

Applicant: 旭德科技股份有限公司

Inventor： 杨景筌

IPC: H01L23/498 ,  H01L21/48 ,  H05K1/18

CPC classification number: H05K1/185 ,  H01L21/4857 ,  H01L21/486 ,  H01L21/56 ,  H01L21/6835 ,  H01L23/49827 ,  H01L23/49833 ,  H01L23/49838 ,  H01L23/5383 ,  H01L23/5384 ,  H01L23/5386 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/24 ,  H01L24/25 ,  H01L2221/68345 ,  H01L2221/68359 ,  H01L2221/68381 ,  H01L2224/24155 ,  H01L2224/2518 ,  H01L2224/82005 ,  H01L2924/1304 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/19043 ,  H01L2924/19102 ,  H05K1/115 ,  H05K3/0026 ,  H05K3/0047 ,  H05K3/007 ,  H05K3/288 ,  H05K3/32 ,  H05K3/423 ,  H05K3/429 ,  H05K3/4652 ,  H05K2201/09036 ,  H05K2201/09045 ,  H05K2201/09509 ,  H05K2201/09536 ,  H05K2201/10015 ,  H05K2201/10022 ,  H05K2201/1003 ,  H05K2201/10166 ,  H05K2201/10568 ,  H05K2203/0165 ,  H05K2203/065 ,  H05K2203/107 ,  H05K2203/1469

Abstract: 本发明公开一种元件内埋式封装载板及其制作方法。元件内埋式封装载板包括核心层、至少一电子元件、第一绝缘层、第二绝缘层、第三图案化导电层、第四图案化导电层、多个导电盲孔结构、第一保护层以及第二保护层。电子元件配置于核心层的开口内。第一绝缘层与第二绝缘层完全填满开口且完全包覆电子元件。导电盲孔结构连接第三、第四图案化导电层与核心层的多个导电通孔结构，以及第三、第四图案化导电层与电子元件。第一保护层覆盖第三图案化导电层且具有第一粗糙表面。第二保护层覆盖第四图案化导电层且具有第二粗糙表面。

公开(公告)号：CN108882516A

公开(公告)日：2018-11-23

申请号：CN201810442050.3

申请日：2018-05-10

Applicant: 施韦策电子公司

Inventor： T.戈特瓦尔德 ,  C.罗斯尔

IPC: H05K1/11 ,  H05K3/42

CPC classification number: H01L23/5283 ,  H01L21/4857 ,  H01L23/535 ,  H01L23/5389 ,  H05K1/115 ,  H05K1/185 ,  H05K3/423 ,  H05K2201/09609 ,  H05K2201/10166

Abstract: 一种用于使嵌入到印刷电路板层序列(10)中的金属触头焊盘(34,36,38)接通的方法，包括以下步骤：在印刷电路板层序列(10)的表面中产生具有多个孔(L1)的第一孔矩阵以部分暴露金属触头焊盘(34,36,38)；施加金属层(11)以至少部分填充第一孔矩阵的孔(L1)；在印刷电路板层序列(10)的表面中产生具有多个孔(L2)的第二孔矩阵以部分暴露金属触头焊盘(34,36,38)，其中第二孔矩阵的孔(L2)相对于第一孔矩阵的孔(L1)错位布置，并且施加金属层(13)以至少部分填充第二孔矩阵的孔(L2)。本发明还涉及相应制造的印刷电路板。

公开(公告)号：CN108735704A

公开(公告)日：2018-11-02

申请号：CN201710945294.9

申请日：2017-10-12

Applicant: 力成科技股份有限公司

Inventor： 徐宏欣 ,  林南君 ,  张简上煜

IPC: H01L23/498 ,  H01L21/48 ,  H01L21/60

CPC classification number: H01L21/4857 ,  H01L21/4853 ,  H01L21/486 ,  H01L21/563 ,  H01L21/568 ,  H01L21/6835 ,  H01L23/3128 ,  H01L23/3135 ,  H01L23/49816 ,  H01L23/5383 ,  H01L23/5384 ,  H01L23/5386 ,  H01L23/5389 ,  H01L24/16 ,  H01L24/32 ,  H01L24/73 ,  H01L24/81 ,  H01L25/105 ,  H01L2221/68318 ,  H01L2221/68345 ,  H01L2221/68359 ,  H01L2221/68368 ,  H01L2224/16227 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/81005 ,  H01L2224/81191 ,  H01L2225/1023 ,  H01L2225/1041 ,  H01L2225/1058 ,  H01L2225/107 ,  H01L2924/3025 ,  H01L2924/3511

Abstract: 一种芯片封装方法，包含于一第一暂时载体上形成一第一重布层及一第一介电层，从而产生多个第一导电介面于该第一暂时载体上，每对相邻的第一导电介面具有一第一间距；于该第一重布层的一第一部分及该第一介电层上形成一第二介电层，从而覆盖该第一重布层的该第一部分，及露出该第一重布层的一第二部分；于该第二介电层的上方形成一第二重布层及一第三介电层，从而产生多个第二导电介面及一电路，其中该电路至少由该第一重布层及该第二重布层形成。每对相邻的第二导电介面具有一第二间距，且该第二间距大于该第一间距。

公开(公告)号：CN108305836A

公开(公告)日：2018-07-20

申请号：CN201710043165.0

申请日：2017-01-19

Applicant: 矽品精密工业股份有限公司

Inventor： 米轩皞 ,  陈嘉成 ,  范植文 ,  邱士超 ,  林俊贤

IPC: H01L21/48 ,  H01L23/498

CPC classification number: H01L2224/48091 ,  H01L2224/73265 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00014 ,  H01L21/4857 ,  H01L23/49822

Abstract: 一种封装基板及其制法，先以电镀方式形成线路层于一第一承载件上，再形成一具有多个第一开孔的第一绝缘保护层于该第一承载件上，接着，移除该第一承载件，之后形成一具有多个第二开孔的第二绝缘保护层于该第一绝缘保护层与该线路层上，以通过电镀方式形成该线路层，以得到较小的线宽/线距。

公开(公告)号：CN106463447B

公开(公告)日：2018-06-29

申请号：CN201580024484.6

申请日：2015-04-27

Applicant: 高通股份有限公司

Inventor： H·W·乔玛 ,  O·J·比奇厄 ,  K·康 ,  C-K·金

IPC: H01L21/683

CPC classification number: H01L23/5226 ,  H01L21/4857 ,  H01L21/486 ,  H01L21/6835 ,  H01L21/76877 ,  H01L21/76895 ,  H01L23/5383 ,  H01L23/5384 ,  H01L2221/68345 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供了用于形成具有感光介电材料、嵌入式迹线、延伸穿过两个介电层的无焊盘吊斗通孔以及无核封装的半导体基板的方法和装置。在一个实施例中，一种方法用于形成具有铜层的核心；在铜层上层压感光介电层；在感光介电层中形成多个迹线图案；镀敷多个迹线图案以形成多个迹线；在感光介电层上形成绝缘介电层；形成穿过绝缘介电层和感光介电层的通孔；在绝缘介电层上形成附加布线图案；移除核心；以及施加焊料掩模。

公开(公告)号：CN108091615A

公开(公告)日：2018-05-29

申请号：CN201711163518.7

申请日：2017-11-21

Applicant: 三星电子株式会社

Inventor： 郑灿憙 ,  金贤基 ,  朴埈祐 ,  张炳旭 ,  金宣澈 ,  朴寿珉 ,  金坪完 ,  姜仁九 ,  金希烈

IPC: H01L23/31 ,  H01L25/18

CPC classification number: H01L25/105 ,  H01L21/4853 ,  H01L21/4857 ,  H01L21/565 ,  H01L23/3121 ,  H01L23/3128 ,  H01L23/3135 ,  H01L23/49811 ,  H01L23/49816 ,  H01L23/5383 ,  H01L23/5385 ,  H01L23/5386 ,  H01L23/5389 ,  H01L24/13 ,  H01L24/19 ,  H01L24/20 ,  H01L24/32 ,  H01L24/48 ,  H01L24/97 ,  H01L25/50 ,  H01L2224/04042 ,  H01L2224/13101 ,  H01L2224/16225 ,  H01L2224/214 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2225/0651 ,  H01L2225/06568 ,  H01L2225/1023 ,  H01L2225/1035 ,  H01L2225/1041 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/15151 ,  H01L2924/15311 ,  H01L2224/45099 ,  H01L2924/014 ,  H01L2924/00012 ,  H01L2224/81 ,  H01L2924/00 ,  H01L23/3107 ,  H01L25/18

Abstract: 提供了一种半导体封装件。所述半导体封装件包括第一基底；半导体芯片，设置在第一基底上；模制层，覆盖半导体芯片的侧面并且包括通孔；第二基底，设置在半导体芯片上；连接端子，设置在第一基底与第二基底之间并且设置在通孔中；以及底部填充树脂层，从半导体芯片与第二基底之间延伸到通孔中。

公开(公告)号：CN108074907A

公开(公告)日：2018-05-25

申请号：CN201711057372.8

申请日：2017-11-01

Applicant: 日月光半导体制造股份有限公司

Inventor： 蔡丽娟 ,  彭勃澍 ,  何政霖 ,  李志成

IPC: H01L23/498 ,  H01L23/64 ,  H01L21/48

CPC classification number: H01L23/49838 ,  H01L21/4853 ,  H01L21/4857 ,  H01L21/486 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/49894 ,  H01L2224/16225 ,  H01L2924/15311 ,  H01L2924/181 ,  H05K1/186 ,  H05K3/4682 ,  H05K3/4697 ,  H05K2201/096 ,  H01L2924/00012 ,  H01L23/64

Abstract: 一种半导体衬底包含多层结构、组件和第一导电通孔。所述多层结构包含多个介电层和多个图案化导电层。所述图案化导电层中的最顶端图案化导电层嵌入于所述介电层中的最顶端介电层中。所述组件嵌入于所述多层结构中。所述第一导电通孔电连接到所述组件和所述图案化导电层中的一者。所述图案化导电层中的至少一者定位于在所述组件的顶部表面与所述组件的底部表面之间跨越的深度处。