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    반도체 소자의 제조 방법
    1.
    发明公开
    반도체 소자의 제조 방법 审中-实审
    制造半导体器件的方法

    公开(公告)号：KR1020160125830A

    公开(公告)日：2016-11-01

    申请号：KR1020150056843

    申请日：2015-04-22

    Applicant: 삼성전자주식회사

    Inventor： 박수민 ,  김수민 ,  윤효진 ,  김현우 ,  김경선 ,  나혜섭 ,  박민주 ,  한소라

    IPC: H01L21/033 ,  H01L21/3105

    CPC classification number: H01L21/0337 ,  H01L21/31116 ,  H01L21/31144 ,  H01L21/3223 ,  H01L21/425 ,  H01L21/426 ,  H01L27/10855 ,  H01L27/10888

    Abstract: 반도체소자의제조에서, 기판상에마스크막및 제1 박막을형성하고, 상기제1 박막을사진식각공정을통해패터닝하여 1차패턴을형성하고, 상기 1차패턴표면상에실리콘산화막을형성하고, 상기실리콘산화막표면상에실리콘을포함하는물질을코팅하여코팅막패턴을형성하고, 그리고상기 1차패턴, 상기실리콘산화막및 코팅막패턴을포함하는 2차패턴을식각마스크로이용하여상기마스크막을식각하여마스크패턴을형성한다. 상기방법에의하면, 균일한크기를갖는마스크패턴을형성할수 있다.

    Abstract translation: 在制造半导体器件的方法中，掩模层和第一层可以顺序形成在衬底上。 可以通过光刻工艺来构图第一层以形成第一图案。 可以在第一图案上形成氧化硅层。 可以在氧化硅层上形成包括硅的涂层图案。 可以使用第二图案作为蚀刻掩模蚀刻掩模层以形成掩模图案，并且第二图案可以包括第一图案，氧化硅层和涂层图案。 掩模图案可以具有均匀的尺寸。

    더블 패턴닝 기술을 이용한 반도체 소자 및 제조방법
    2.
    发明公开
    더블 패턴닝 기술을 이용한 반도체 소자 및 제조방법 有权
    使用双模式技术的半导体器件及其制造方法

    公开(公告)号：KR1020110024587A

    公开(公告)日：2011-03-09

    申请号：KR1020090082645

    申请日：2009-09-02

    Applicant: 삼성전자주식회사

    Inventor： 김형희 ,  강율 ,  문성호 ,  오석환 ,  한소라 ,  최성운

    IPC: H01L21/027 ,  H01L21/308

    CPC classification number: H01L21/28123 ,  H01L21/76229 ,  H01L27/11526 ,  H01L27/11529 ,  H01L21/0271

    Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to manufacture a high integrated device without investment in equipment by easily forming a fine pattern with a simple photolithography process. CONSTITUTION: A first mask pattern(115) is formed on a semiconductor substrate(100) with a preset space. A capping layer is formed on the side and upper side of the first mask pattern. A combination capping layer(135) ion-combined with the first mask pattern is formed by applying combination energy. A second mask layer(140) made of materials with lower solubility than the solubility of the combination capping layer is formed between the combination capping layers on the first mask. The second mask pattern is formed by removing the upper side of the second mask layer and the combination capping layer with a solvent.

    Abstract translation: 目的：提供一种半导体器件及其制造方法，以通过简单的光刻工艺容易地形成精细图案来制造高集成器件而无需投资设备。 构成：第一掩模图案（115）以预设空间形成在半导体衬底（100）上。 在第一掩模图案的侧面和上侧形成覆盖层。 通过施加组合能形成与第一掩模图案离子组合的组合覆盖层（135）。 在第一掩模上的组合覆盖层之间形成由比组合封盖层的溶解度低的溶解度的材料制成的第二掩模层（140）。 通过用溶剂去除第二掩模层的上侧和组合覆盖层来形成第二掩模图案。

    반도체 소자의 미세 패턴 형성 방법
    4.
    发明授权
    반도체 소자의 미세 패턴 형성 방법 有权
    形成半导体器件精细图案的方法

    公开(公告)号：KR101573464B1

    公开(公告)日：2015-12-02

    申请号：KR1020090068978

    申请日：2009-07-28

    Applicant: 삼성전자주식회사

    Inventor： 문성호 ,  강율 ,  김형희 ,  오석환 ,  한소라 ,  최성운

    IPC: H01L21/027

    CPC classification number: H01L21/32139 ,  G03F7/40 ,  H01L21/0273 ,  H01L21/0338 ,  H01L21/31144

    Abstract: 반도체소자의미세패턴형성방법이제공된다. 이미세패턴형성방법은기판상에기판의표면과평행한방향을따라제 1 거리로서로이격되어있는복수의예비제 1 마스크패턴들을형성하는것, 복수의예비제 1 마스크패턴들을덮도록기판상에산 용액층을형성하는것, 산용액층내의산 소스로부터얻어지는산을복수의예비제 1 마스크패턴들의내부로확산시켜, 복수의예비제 1 마스크패턴들각각의상부및 측부들을용해제에대해제 1 용해도를갖는산 확산영역들로전환하여제 1 거리보다큰 제 2 거리로서로이격되면서산 확산영역들각각에의해상부및 측부들이둘러싸인복수의제 1 마스크패턴들을형성하는것, 산용액층을제거하여제 1 산확산영역들을노출하는것, 용해제에대해제 1 용해도보다낮은제 2 용해도를갖는제 2 마스크층을산 확산영역들사이의공간들내에형성하는것 및용해제로산 확산영역들을제거하여복수의제 1 마스크패턴들사이에개별적으로위치하는복수의제 2 마스크패턴들을형성하는것을포함한다.

    반도체 소자의 제조 방법
    5.
    发明公开
    반도체 소자의 제조 방법 无效

    公开(公告)号：KR1020110109561A

    公开(公告)日：2011-10-06

    申请号：KR1020100029346

    申请日：2010-03-31

    Applicant: 삼성전자주식회사

    Inventor： 한소라 ,  강율 ,  문성호 ,  윤경환 ,  김형희 ,  최성운 ,  오석환

    IPC: H01L21/027

    CPC classification number: H01L21/0273 ,  G03F7/40 ,  H01L21/3086 ,  H01L21/76229 ,  H01L21/0274

    Abstract: 본 발명의 반도체 소자의 제조 방법에서는 산에 의해 탈보호될 수 있는 보호기를 가지는 폴리머를 포함하는 재료를 사용하여 기판상에 홀이 형성된 제1 마스크 패턴을 형성한다. 제1 마스크 패턴의 노출 표면에 산 소스를 포함하는 캡핑층을 형성한다. 캡핑층 내에 있는 산 소스를 제1 마스크 패턴 내부에 확산시킨다. 캡핑층을 사이에 두고 제1 마스크 패턴과 이격된 상태로 홀 내부를 채우는 제2 마스크층을 형성한다. 캡핑층 및 제1 마스크 패턴을 제거한다. 홀 내부에 있던 제2 마스크층으로 이루어지는 제2 마스크 패턴을 형성한다.

    미세 패턴 형성 방법
    6.
    发明公开
    미세 패턴 형성 방법 审中-实审
    形成微孔蛋白的方法

    公开(公告)号：KR1020160097675A

    公开(公告)日：2016-08-18

    申请号：KR1020150019667

    申请日：2015-02-09

    Applicant: 삼성전자주식회사

    Inventor： 김수민 ,  김현우 ,  윤효진 ,  김경선 ,  나혜섭 ,  박수민 ,  한소라

    IPC: H01L21/027 ,  G03F7/20 ,  H01L21/02

    CPC classification number: H01L21/0276 ,  G03F7/091 ,  G03F7/325 ,  G03F7/38 ,  G03F7/40 ,  H01L21/02164 ,  H01L21/02222 ,  H01L21/02282 ,  H01L21/02326 ,  H01L21/0273 ,  H01L21/0337 ,  H01L21/28273 ,  H01L21/31058 ,  H01L21/31144 ,  H01L21/32139 ,  G03F7/20 ,  H01L21/02255

    Abstract: 본발명은미세패턴형성방법에관한것으로서, 더욱구체적으로는기판위에피식각막을형성하는단계; 상기피식각막위에반사방지막을형성하는단계; 상기반사방지막위에포토레지스트막을형성하는단계; 상기포토레지스트막을노광하는단계; 상기반사방지막및 상기포토레지스트막을열처리함으로써상기반사방지막과상기포토레지스트막사이에공유결합을형성하는단계; 및상기포토레지스트막을현상하는단계를포함하는반도체소자의제조방법이제공된다. 본발명의미세패턴형성방법을이용하면높은종횡비를갖는미세패턴을패턴붕괴없이제조할수 있는효과가있다.

    Abstract translation: 本发明涉及形成微图案的方法。 更具体地说，本发明是提供一种制造半导体器件的方法，其包括以下步骤：在衬底上形成蚀刻靶膜; 在蚀刻靶膜上形成抗反射膜; 在抗反射膜上形成光致抗蚀剂膜; 曝光光刻胶膜; 对抗反射膜和光致抗蚀剂膜进行热处理，以在防反射膜和光致抗蚀剂膜之间形成共价键; 并显影光致抗蚀剂膜。 当使用根据本发明的形成微图案的方法时，可以在没有图案折叠的情况下制造具有高纵横比的微图案。

    윗면과 바닥면의 시디차가 없는 깊은 트렌치를 갖는 반도체 및 제조방법
    8.
    发明公开
    윗면과 바닥면의 시디차가 없는 깊은 트렌치를 갖는 반도체 및 제조방법 有权
    具有深度稳定性的半导体器件在顶部和底部之间没有关键的尺寸差异及其制造方法

    公开(公告)号：KR1020110093213A

    公开(公告)日：2011-08-18

    申请号：KR1020100013113

    申请日：2010-02-12

    Applicant: 삼성전자주식회사

    Inventor： 이효산 ,  윤보언 ,  이근택 ,  강대혁 ,  문성호 ,  한소라

    IPC: H01L21/302 ,  H01L21/8242 ,  H01L21/8247

    CPC classification number: H01L21/31111 ,  H01L21/32134 ,  H01L21/76802 ,  H01L27/10852 ,  H01L27/10876 ,  H01L27/10894 ,  H01L27/11578 ,  H01L27/11582 ,  H01L28/91 ,  H01L29/4236 ,  H01L29/66621 ,  H01L29/66833 ,  H01L29/7926

    Abstract: PURPOSE: A semiconductor which has a trench without a CD difference between the top and bottom of the semiconductor and a manufacturing method thereof are provided to form a capacitor electrode of a fixed CD on the top and the bottom of the semiconductor, thereby obtaining a DRAM cell with superior electrical features. CONSTITUTION: A trench(130) is filled with an organic material polymer. An etching gas is supplied to the trench. The etching gas includes an H-F group in the organic material polymer. The organic material polymer is reacted with the H-F group to generate a wet etchant. The sidewall of the trench is selectively etched. The trench of a fixed CD is formed on the top and the bottom of the semiconductor by eliminating the organic material polymer.

    Abstract translation: 目的：提供在半导体的顶部和底部之间具有没有CD差异的沟槽的半导体及其制造方法，以在半导体的顶部和底部形成固定CD的电容器电极，从而获得DRAM 电池具有优越的电气特性。 构成：沟槽（130）填充有机材料聚合物。 蚀刻气体被供应到沟槽。 蚀刻气体包括有机材料聚合物中的H-F基团。 有机材料聚合物与H-F基团反应以产生湿蚀刻剂。 有选择地蚀刻沟槽的侧壁。 通过去除有机材料聚合物，在半导体的顶部和底部形成固定CD的沟槽。

    반도체 소자의 미세 패턴 형성 방법
    9.
    发明公开
    반도체 소자의 미세 패턴 형성 방법 有权
    形成半导体器件精细图案的方法

    公开(公告)号：KR1020110011368A

    公开(公告)日：2011-02-08

    申请号：KR1020090068978

    申请日：2009-07-28

    Applicant: 삼성전자주식회사

    Inventor： 문성호 ,  강율 ,  김형희 ,  오석환 ,  한소라 ,  최성운

    IPC: H01L21/027

    CPC classification number: H01L21/32139 ,  G03F7/40 ,  H01L21/0273 ,  H01L21/0338 ,  H01L21/31144 ,  G03F7/423 ,  G03F7/70475

    Abstract: PURPOSE: A method for forming fine patterns in a semiconductor device is provided to improve the density of the patterns by forming the patterns using acid diffusion regions and solubility differences between materials. CONSTITUTION: A layer to be etched(112) is formed on a substrate(110). A plurality of pre-first mask patterns is formed on the layer to be etched. An acid solution layer covering the pre-first mask patterns is formed on the substrate. The upper side and the lateral side of the pre-first mask patterns are converted into an acid diffusion region(122). A plurality of first mask patterns(114a) is formed based on the acid diffusion region.

    Abstract translation: 目的：提供一种用于在半导体器件中形成精细图案的方法，以通过使用酸扩散区形成图案和材料之间的溶解度差来改善图案的密度。 构成：在基板（110）上形成被蚀刻层（112）。 在待蚀刻的层上形成多个预先掩模图案。 在基板上形成覆盖前置前掩模图案的酸溶液层。 预先将掩模图案的上侧和外侧转换成酸扩散区（122）。 基于酸扩散区形成多个第一掩模图案（114a）。

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