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    ACTIVE DEVICES USING THREADS
    1.
    发明公开
    ACTIVE DEVICES USING THREADS 审中-公开
    有源器件的使用线程的

    公开(公告)号：EP1390991A4

    公开(公告)日：2007-10-31

    申请号：EP02731116

    申请日：2002-03-08

    Applicant: IBM

    Inventor： SOLOMON PAUL MICHAEL ,  SHAW JANE MARGARET ,  KAGAN CHERIE R ,  DIMITRAKOPOULOS CHRISTOS DIMIT ,  NING TAK HUNG

    IPC: D02G3/44 ,  H01L29/06 ,  H01L29/786 ,  H01L41/08 ,  H01L41/113 ,  H01L51/00 ,  H01L51/05 ,  H01L35/24 ,  B32B27/12 ,  H05B33/02

    CPC classification number: D02G3/441 ,  H01L29/0657 ,  H01L51/0036 ,  H01L51/0512 ,  H02N2/18

    Abstract: Active devices that have either a thread or a ribbon geometry. The thread geometry includes single thread active devices and multiply thread devices. Single thread devices have a central core that may contain different materials depending upon whether the active device is responsive to electrical, light, mechanical, heat, or chemical energy. Single thread active devices include FETs, electro optical devices, stress transducers, and the like. The active devices include a semiconductor body that for the single thread device is a layer about the core of the thread. For the multiple thread devices, the semiconductor body is either a layer on one or more thread or an elongated body disposed between two of the threads. For example, a FET (50) is formed of three threads, of which carried a gate insulator layer (74) and a semiconductor layer (72) and the other two (58,60) of which are electrically conductive and serve as the source (58) and drain (60). The substrates or threads are preferably flexible and can be formed in a fabric.

    RESISTIVE VERARBEITUNGSEINHEIT AUF ZÄHLERBASIS FÜR PROGRAMMIERBARE UND REKONFIGURIERBARE KÜNSTLICHE NEURONALE NETZWERKE
    3.
    发明专利
    RESISTIVE VERARBEITUNGSEINHEIT AUF ZÄHLERBASIS FÜR PROGRAMMIERBARE UND REKONFIGURIERBARE KÜNSTLICHE NEURONALE NETZWERKE 未知

    公开(公告)号：DE112018005726T5

    公开(公告)日：2020-07-16

    申请号：DE112018005726

    申请日：2018-11-22

    Applicant: IBM

    Inventor： KOSWATTA SIYURANGA ,  LI YULONG ,  SOLOMON PAUL MICHAEL

    IPC: G06N3/08 ,  G06N3/063

    Abstract: Es werden technische Lösungen zum Speichern einer Gewichtung in einer Kreuzungspunkteinheit eines Arrays von resistiven Verarbeitungseinheiten (RPUs) beschrieben. Ein beispielhaftes Verfahren umfasst Einstellen eines Zustands jedes Einzelbitzählers aus einer Gruppe von Einzelbitzählern in der Kreuzungspunkteinheit, wobei die Zustände der Einzelbitzähler die Gewichtung repräsentieren, die an der Kreuzungspunkteinheit zu speichern ist. Das Verfahren umfasst ferner Einstellen einer elektrischen Leitfähigkeit einer Widerstandseinheit der Kreuzungspunkteinheit. Die Widerstandseinheit umfasst eine Mehrzahl von resistiven Schaltungen, wobei jede resistive Schaltung zu einem entsprechenden Einzelbitzähler aus der Gruppe von Einzelbitzählern gehört, wobei die elektrische Leitfähigkeit durch Aktivieren oder Deaktivieren der jeweiligen resistiven Schaltung gemäß einem Zustand des zugehörigen Einzelbitzählers eingestellt wird.

    Verfahren zum Bilden einer Halbleitereinheit
    5.
    发明专利
    Verfahren zum Bilden einer Halbleitereinheit 未知

    公开(公告)号：DE112018005614B4

    公开(公告)日：2023-01-19

    申请号：DE112018005614

    申请日：2018-12-19

    Applicant: IBM

    Inventor： LI YULONG ,  SOLOMON PAUL MICHAEL ,  KOSWATTA SIYURANGA

    IPC: H01L29/772 ,  H01L21/335 ,  H01L29/417 ,  H01L29/49 ,  H01L29/788 ,  H01L29/82 ,  H10B41/00 ,  H10B51/00

    Abstract: Verfahren zum Bilden einer Halbleitereinheit (800), wobei das Verfahren aufweist:Bilden (704) eines Source-Anschlusses (825) und eines Drain-Anschlusses (827) eines Feldeffekttransistors (FET) auf einem Substrat (805), wobei der Source-Anschluss und der Drain-Anschluss auf jeder Seite eines Kanalbereichs (850) durch Ätzen von Aussparungen in dem Substrat und Abscheiden von dotierten Bereichen in den Aussparungen gebildet werden; undBilden (706) einer Energiebarriere (830) zwischen dem Source-Anschluss und dem Kanalbereich durch Ätzen einer Aussparung in dem Substrat und Abscheiden eines dotieren Bereich in dieser Aussparung; undBilden (708) einer leitfähigen Gate-Elektrode oberhalb des Kanalbereichs.

    Eeprom having coplanar on-insulator fet and control gate
    6.
    发明专利
    Eeprom having coplanar on-insulator fet and control gate 未知

    公开(公告)号：IE79078B1

    公开(公告)日：1998-04-08

    申请号：IE970456

    申请日：1997-06-17

    Applicant: IBM

    Inventor： ACOVIC ALEXANDRE ,  NING TAK HUNG ,  SOLOMON PAUL MICHAEL

    IPC: H01L21/8247 ,  H01L27/115 ,  H01L27/12 ,  H01L29/423 ,  H01L29/788 ,  H01L29/792

    Abstract: An electrically erasable programmable read-only memory CEEPROM) includes a field effect transistor and a control gate spaced apart on a first insulating layer, a second insulating layer formed over the field effect transistor and the control gate and a common floating gate on the second insulating layer over the channel of the field effect transistor and the control gate, the floating gate thus also forms the gate electrode of the field-effect transistor. The EEPROM devices may be interconnected in a memory array and a plurality of memory arrays may be stacked on upon another. The invention overcomes the problem of using a non-standard silicon-on-insulator (SOI) CMOS process to make EEPROM arrays with high areal density.

    RESISTIVE VERARBEITUNGSEINHEIT AUF ZÄHLERBASIS FÜR PROGRAMMIERBARE UND REKONFIGURIERBARE KÜNSTLICHE NEURONALE NETZWERKE
    7.
    发明专利
    RESISTIVE VERARBEITUNGSEINHEIT AUF ZÄHLERBASIS FÜR PROGRAMMIERBARE UND REKONFIGURIERBARE KÜNSTLICHE NEURONALE NETZWERKE 未知

    公开(公告)号：DE112018005726B4

    公开(公告)日：2022-04-21

    申请号：DE112018005726

    申请日：2018-11-22

    Applicant: IBM

    Inventor： KOSWATTA SIYURANGA ,  LI YULONG ,  SOLOMON PAUL MICHAEL

    IPC: G06N3/08 ,  G06N3/063 ,  H03K19/20

    Abstract: Es werden technische Lösungen zum Speichern einer Gewichtung in einer Kreuzungspunkteinheit eines Arrays von resistiven Verarbeitungseinheiten (RPUs) beschrieben. Ein beispielhaftes Verfahren umfasst Einstellen eines Zustands jedes Einzelbitzählers aus einer Gruppe von Einzelbitzählern in der Kreuzungspunkteinheit, wobei die Zustände der Einzelbitzähler die Gewichtung repräsentieren, die an der Kreuzungspunkteinheit zu speichern ist. Das Verfahren umfasst ferner Einstellen einer elektrischen Leitfähigkeit einer Widerstandseinheit der Kreuzungspunkteinheit. Die Widerstandseinheit umfasst eine Mehrzahl von resistiven Schaltungen, wobei jede resistive Schaltung zu einem entsprechenden Einzelbitzähler aus der Gruppe von Einzelbitzählern gehört, wobei die elektrische Leitfähigkeit durch Aktivieren oder Deaktivieren der jeweiligen resistiven Schaltung gemäß einem Zustand des zugehörigen Einzelbitzählers eingestellt wird.

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