公开(公告)号：GB2513509B

公开(公告)日：2015-01-14

申请号：GB201414381

申请日：2013-01-22

Applicant: IBM

Inventor： WILLIAMS DEREK EDWARD ,  GUTHRIE GUY LYNN ,  STARKE WILLIAM

IPC: G06F9/30 ,  G06F9/38

公开(公告)号：DE112017001959T5

公开(公告)日：2018-12-20

申请号：DE112017001959

申请日：2017-04-05

Applicant: IBM

Inventor： WILLIAMS DEREK ,  GUTHRIE GUY ,  JACKSON JONATHAN ROBERT ,  STARKE WILLIAM ,  STUECHELI JEFFREY

IPC: G06F12/00

Abstract: Ein Mehrprozessor-Datenverarbeitungssystem enthält mehrere vertikale Cachespeicher-Hierarchien, die eine Mehrzahl von Prozessorkernen unterstützen, einen Systemspeicher und eine Systemverbindung. Als Reaktion auf eine Anforderung Laden und Reservieren von einem ersten Prozessorkern gibt ein erster Cachespeicher, der den ersten Prozessorkern unterstützt, auf der Systemverbindung eine Speicherzugriffsanforderung für eine Ziel-Cachespeicherzeile der Anforderung Laden und Reservieren aus. In Reaktion auf die Speicherzugriffsanforderung und vor dem Empfangen einer systemweiten Kohärenzantwort für die Speicherzugriffsanforderung empfängt der erste Cachespeicher von einem zweiten Cachespeicher in einer zweiten vertikalen Cachespeicher-Hierarchie durch Cache-zu-Cache-Intervention die Ziel-Cachespeicherzeile und eine frühe Angabe der systemweiten Kohärenzantwort für die Speicherzugriffsanforderung. Als Reaktion auf die frühe Angabe und vor dem Empfangen der systemweiten Kohärenzantwort initiiert der erste Cachespeicher ein Verarbeiten zum Aktualisieren der Ziel-Cachespeicherzeile in dem ersten Cachespeicher.

公开(公告)号：AT487180T

公开(公告)日：2010-11-15

申请号：AT03795964

申请日：2003-11-14

Applicant: IBM

Inventor： ARIMILLI RAVI ,  CARGNONI ROBERT ,  GUTHRIE GUY ,  STARKE WILLIAM

IPC: G06F9/22 ,  G06F9/46 ,  G06F9/30 ,  G06F9/38 ,  G06F13/24

Abstract: A method and system are disclosed for pre-loading a hard architected state of a next process from a pool of idle processes awaiting execution. When an executing process is interrupted on the processor, a hard architected state, which has been pre-stored in the processor, of a next process is loaded into architected storage locations in the processor. The next process to be executed, and thus its corresponding hard architected state that is pre-stored in the processor, are determined based on priorities assigned to the waiting processes.

公开(公告)号：AT429674T

公开(公告)日：2009-05-15

申请号：AT03767832

申请日：2003-11-14

Applicant: IBM

Inventor： ARIMILLI RAVI ,  CARGNONI ROBERT ,  GUTHRIE GUY ,  STARKE WILLIAM

IPC: G06F9/22 ,  G06F9/46 ,  G06F9/48 ,  G06F12/00

Abstract: A method and system are disclosed for managing saved process states in a memory of a data processing system that has multiple partitions executing independent operating systems. A hypervisor manager affords access to any processor in the data processing system for the purpose of storing process states for that processor to the memory, independent of the operating system running on the processor.

公开(公告)号：DE112017005063T5

公开(公告)日：2019-07-04

申请号：DE112017005063

申请日：2017-11-27

Applicant: IBM

Inventor： ARIMILLI LAKSHMINARAYANA BABA ,  STARKE WILLIAM ,  STUECHELI JEFFREY ,  BENJAMINI YIFTACH ,  BLANER BARTHOLOMEW ,  ADAR ETAI

IPC: G06F13/28

Abstract: Ein Verwalten eines Speichers mit niedrigstem Kohärenzpunkt (LPC) mithilfe eines Dienstschichtadapters, wobei der Adapter mit einem Prozessor und einem Beschleuniger auf einem Host-Datenverarbeitungssystem verbunden ist, wobei der Prozessor so konfiguriert ist, dass er eine symmetrische Mehrfachverarbeitung durchführt, wobei das Verwalten beinhaltet: Empfangen einer Speicherzugriffsanweisung vom Beschleuniger durch den Adapter; Abrufen einer realen Adresse für die Speicherzugriffsanweisung durch den Adapter; Festlegen mithilfe von Basisadressregistern, dass die reale Adresse den LPC-Speicher als Ziel hat, wobei die Basisadressregister Speicherzugriffsanforderungen zwischen dem LPC-Speicher und anderen Speicherorten auf dem Host-Datenverarbeitungssystem übertragen; sowie Senden der Speicherzugriffsanweisung und der realen Adresse an eine Mediensteuereinheit für den LPC-Speicher durch den Adapter, wobei die Mediensteuereinheit für den LPC-Speicher über eine Speicherschnittstelle mit dem Adapter verknüpft ist.

公开(公告)号：SG11201402452VA

公开(公告)日：2014-06-27

申请号：SG11201402452V

申请日：2013-01-22

Applicant: IBM

Inventor： WILLIAMS DEREK EDWARD ,  GUTHRIE GUY LYNN ,  STARKE WILLIAM

IPC: G06F9/00

公开(公告)号：GB2502662A

公开(公告)日：2013-12-04

申请号：GB201303300

申请日：2013-02-25

Applicant: IBM

Inventor： GHAI SANJEEV ,  STARKE WILLIAM ,  GUTHRIE GUY LYNN ,  STUECHELI JEFFREY ,  WILLIAMS DEREK EDWARD ,  WILLIAMS PHILIP

IPC: G06F12/12 ,  G06F12/08

Abstract: A deallocate request specifying a target address associated with a target cache line is sent from processor core to lower level cache; if the request hits the replacement order of the lower level cache is updated such that the target is more likely to be evicted (e.g. making the target line least recently used [LRU]) in response to a subsequent cache miss. The replacement order may not be updated with further accesses to target cache line prior to eviction. The lower cache may include load and store pipelines, with deallocation requests sent to the load pipeline. The deallocate instruction may be executed at completion dataset processing, and may be sent to lower level cache regardless of hitting in the upper cache. Lower cache may include state machines servicing data requests, with retaining and updating performed without allocation of state machine/s to the request. A compiler may insert the deallocation instruction into program code executed by the processor core, in response to the detection of an end of dataset processing. An interconnect fabric may couple the processing units.

公开(公告)号：GB2520503A

公开(公告)日：2015-05-27

申请号：GB201320537

申请日：2013-11-21

Applicant: IBM

Inventor： NORTH GERAINT ,  STARKE WILLIAM ,  NAYAR NARESH ,  NORSTRAND ALBERT JAMES VAN JR ,  GUTHRIE GUY LYNN

IPC: G06F11/14 ,  G06F9/455 ,  G06F11/20 ,  G06F12/08 ,  G06F12/0804 ,  G06F12/0806 ,  G06F12/0831 ,  G06F12/0855 ,  G06F12/128

Abstract: System comprising: a processor running a hypervisor for virtual machines (VMs); a cache, e.g. write-back cache; and a memory storing VM images and a log for a differential check-pointing failover. Cache rows comprise a memory address, cache line, and image modification flag. A cache controller sets the modification flag when a cache line is modified by a backed-up VM. Flagged cache lines addresses are written in the log upon eviction or during periodic checkpoints. The log is a circular buffer 200 and its free space is monitored, e.g. by a guard band. If the head of the log entries moves within the guard-band an interrupt is triggered and a cash flush initiated. This avoids full memory re-synch or failover if a consumer core cannot keep-up with a producer core. Replication of the VM image in another memory can be obtained by fetching the cache lines stored at the logged addresses.

公开(公告)号：GB2516087A

公开(公告)日：2015-01-14

申请号：GB201312422

申请日：2013-07-11

Applicant: IBM

Inventor： NORTH GERAINT ,  STARKE WILLIAM ,  GUTHRIE GUY LYNN ,  WILLIAMS PHILLIP ,  SHEN HUGH ,  NAYAR NARESH

IPC: G06F12/08 ,  G06F9/455 ,  G06F11/14 ,  G06F11/20 ,  G06F12/0804 ,  G06F12/0806 ,  G06F12/0842 ,  G06F12/0891 ,  G06F12/0895

Abstract: A system comprises: a processor running a hypervisor for virtual machines (VMs) and multiple threads; a cache, e.g. a write-back cache; and a memory storing VM images for a differential check-pointing failover technique. Cache rows comprise a memory address, a cache line, an image modification flag, and a thread ID. A cache controller sets the modification flag (430) when a cache line is modified (420) by a backed-up VM (425). It also sets the thread ID of the thread corresponding to the backed-up VM and responsible for the modified cache line. Flagged cache lines addresses are written in a log of the memory upon eviction (440) or during periodic checkpoints. Replication of the VM image in another memory can be obtained by fetching the cache lines stored at the logged addresses. Using thread IDs in the logs allows the update of the correct VM memory image.

公开(公告)号：GB2502663B

公开(公告)日：2014-07-30

申请号：GB201303302

申请日：2013-02-25

Applicant: IBM

Inventor： GHAI SANJEEV ,  STARKE WILLIAM ,  GUTHRIE GUY LYNN ,  STUECHELI JEFFREY ,  WILLIAMS DEREK ,  WILLIAMS PHILIP

IPC: G06F12/12 ,  G06F12/08

Abstract: In response to executing a deallocate instruction, a deallocation request specifying a target address of a target cache line is sent from a processor core to a lower level cache. In response, a determination is made if the target address hits in the lower level cache. If so, the target cache line is retained in a data array of the lower level cache, and a replacement order field of the lower level cache is updated such that the target cache line is more likely to be evicted in response to a subsequent cache miss in a congruence class including the target cache line. In response to the subsequent cache miss, the target cache line is cast out to the lower level cache with an indication that the target cache line was a target of a previous deallocation request of the processor core.