Composé intermétallique
    101.
    发明专利

    公开(公告)号:FR3098014A1

    公开(公告)日:2021-01-01

    申请号:FR1907194

    申请日:2019-06-28

    Inventor: GREGOIRE MAGALI

    Abstract: Composé intermétallique La présente description concerne un procédé comprenant : a) déposer, sur une région semiconductrice (14B), une couche (20) de NiPt avec une concentration en atomes de Pt égale à 15% à plus ou moins 1% ; b) effectuer un recuit à une température de 260°C à plus ou moins 20°C, pendant une durée comprise entre 20 et 60 secondes. Figure pour l'abrégé : Fig. 2

    Mémoire à changement de phase
    102.
    发明专利

    公开(公告)号:FR3096827A1

    公开(公告)日:2020-12-04

    申请号:FR1905665

    申请日:2019-05-28

    Abstract: Mémoire à changement de phase La présente description concerne un procédé de fabrication d'une mémoire à changement de phase comprenant la formation d'une première couche isolante (50) dans des cavités (42) situées à l'aplomb de bandes de matériau à changement de phase (28), et la gravure anisotrope des parties de la première couche isolante (50) situées au fond des cavités (42) ; et un dispositif mémoire à changement de phase comprenant une première couche isolante (50) contre des parois latérales de cavités (42) situées à l'aplomb de bandes de matériau à changement de phase (28). Figure pour l'abrégé : Fig. 3

    MODULATEUR DE PHASE ELECTRO-OPTIQUE
    103.
    发明专利

    公开(公告)号:FR3076916B1

    公开(公告)日:2020-09-04

    申请号:FR1850290

    申请日:2018-01-15

    Inventor: MONFRAY STEPHANE

    Abstract: L'invention concerne un modulateur de phase électro-optique comprenant un guide d'onde (100) comportant un empilement d'une première bande (101) en un matériau semiconducteur dopé d'un premier type de conductivité, d'une deuxième bande (103) en matériau conducteur ou en un matériau semiconducteur dopé du deuxième type de conductivité, et d'une troisième bande (105) en un matériau semiconducteur dopé du premier type de conductivité, la deuxième bande étant séparée de la première bande par une première couche d'interface (107) en un matériau diélectrique et de la troisième bande par une deuxième couche d'interface (109) en un matériau diélectrique.

    Dispositif de fonction physiquement non-clonable à transistors, et procédé de réalisation

    公开(公告)号:FR3093232A1

    公开(公告)日:2020-08-28

    申请号:FR1901792

    申请日:2019-02-22

    Abstract: Le dispositif (DIS) de fonction physiquement non-clonable, comporte un ensemble (ENS) de paires (P) de transistors (OTP1, OTP2) destinés à avoir une même tension de seuil mais présentant chacun une tension de seuil effective (Vteff) appartenant à une distribution aléatoire commune (DST), un moyen de lecture différentielle (LECT) configuré pour mesurer la différence entre les tensions de seuil effectives (Vteff) des paires (P) de transistors (OTP1, OTP2) et pour identifier des paires de transistors dites non fiables (NF) dont la différence entre les tensions de seuil effectives est inférieure à une valeur de marge (MRG), et un moyen d’écriture (ECR) configuré pour décaler la tension de seuil effective (C2, E1) d’un transistor de chaque paire non fiable (NF), de façon contrôlée et limitée de sorte que la tension de seuil décalée reste à l’intérieur de ladite distribution aléatoire commune (DST). Figure pour l’abrégé : Fig 2

    Détermination de la dispersion d'un composant électronique

    公开(公告)号:FR3091929A1

    公开(公告)日:2020-07-24

    申请号:FR1900530

    申请日:2019-01-22

    Inventor: CARMINATI YANN

    Abstract: Détermination de la dispersion d'un composant électronique La présente description concerne un dispositif de détermination d'une valeur représentative de la dispersion d'un délai de propagation d'ensembles de composants électroniques, le dispositif comprenant : au moins une structure de test (104) de composants, chaque structure de test comprenant des étages de composants et un circuit logique connectés en anneau, chaque étage comprenant deux ensembles de composants similaires par lesquels peut passer un signal ; et un dispositif de test configuré pour obtenir des valeurs de la au moins une barrette et pour effectuer des opérations sur ces valeurs. Figure pour l'abrégé : Fig. 1

    Procédé de gravure
    106.
    发明专利

    公开(公告)号:FR3091410A1

    公开(公告)日:2020-07-03

    申请号:FR1874151

    申请日:2018-12-26

    Abstract: Procédé de gravure La présente description concerne un procédé de formation d'une cavité (30) traversant un empilement (10) de couches (6, 8) incluant une couche inférieure (61) dont une première portion (24) présente localement une surépaisseur, le procédé comprenant une première étape de gravure non sélective et une deuxième étape de gravure sélective à l'aplomb de la première portion (24). Figure pour l'abrégé : Fig. 6

    DISPOSITIF IMAGEUR A OBTURATION GLOBALE

    公开(公告)号:FR3087607A1

    公开(公告)日:2020-04-24

    申请号:FR1859583

    申请日:2018-10-17

    Inventor: MALINGE PIERRE

    Abstract: Dispositif imageur (DIS) comportant une matrice (MAT) de pixels dans laquelle chaque pixel (PX) comprend : - une zone photosensible (PH) configurée pour intégrer un signal lumineux (SL) ; - une borne (VRTPIX) configurée pour délivrer un signal de référence ; - un premier nœud de stockage capacitif (VST1) configuré pour recevoir un signal représentatif du nombre de charges générées par ladite zone photosensible (PH) ; - un deuxième nœud de stockage capacitif (VST2) configuré pour recevoir ledit signal de référence ; - un premier transistor de transfert (M5) couplé entre le premier nœud de stockage capacitif (VST1) et la zone photosensible (PH), et un deuxième transistor de transfert (M8) couplé entre le deuxième nœud de stockage capacitif (VST2) et la borne (VRTPIX), les deux transistors de transfert (M5, M8) ayant une électrode de conduction commune et un substrat commun (SUB), ledit substrat commun (SUB) étant couplé au premier nœud de stockage capacitif (VST1).

    CAPTEUR D'IMAGES INTEGRE A OBTURATION GLOBALE ADAPTE A LA REALISATION D'IMAGES A GRANDE GAMME DYNAMIQUE

    公开(公告)号:FR3085246A1

    公开(公告)日:2020-02-28

    申请号:FR1857618

    申请日:2018-08-23

    Abstract: Capteur d'images intégré (DIS) adapté à un mode de commande dit à obturation globale comportant une matrice de pixels dans laquelle chaque pixel (PX) comporte une première partie de circuit (P1) apte à intégrer et stocker à l'abri de la lumière des électrons issus d'une illumination (LX) de la matrice de façon à former un premier signal, une deuxième partie de circuit (P2) apte à intégrer les trous issus de ladite illumination (LX) de façon à former un deuxième signal et apte à stocker le deuxième signal à l'abri de la lumière, et une troisième partie de circuit (P3) apte à lire le premier signal et le deuxième signal, et apte à réaliser des opérations de combinaisons entre le premier signal et le deuxième signal afin de générer un signal combiné, l'ensemble des signaux combinés étant destiné à former une image.

    PROCEDE DE FORMATION D'UNE STRUCTURE DE PLANARISATION

    公开(公告)号:FR3066316B1

    公开(公告)日:2020-02-28

    申请号:FR1754243

    申请日:2017-05-15

    Inventor: GABEN LOIC

    Abstract: L'invention concerne un procédé de formation d'une structure de planarisation à face supérieure plane entourant un relief (1) faisant saillie à partir d'un substrat (3) à face supérieure plane, comprenant les étapes suivantes : a) déposer une couche (15) d'un premier matériau ; b) former une couche (19) à face supérieure plane en un deuxième matériau gravable sélectivement par rapport au premier matériau ; c) graver sélectivement de façon isotrope une partie seulement de l'épaisseur de la couche (19) du deuxième matériau pour découvrir des protubérances (17) du premier matériau ; et d) planariser le premier matériau jusqu'à la couche (19) du deuxième matériau par polissage mécano-chimique sélectif par rapport au deuxième matériau.

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