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公开(公告)号：KR1020160034661A
公开(公告)日：2016-03-30
申请号：KR1020140125893
申请日：2014-09-22
Applicant: 한국전자통신연구원
CPC classification number: H03L7/18
Abstract: 본발명은서브샘플링클록생성장치및 방법에대하여개시한다. 본발명의일면에따른검출할신호의직교서브샘플링에이용되는서브샘플링클록(Sub Sampling Clock) 생성장치는, 서브샘플링주파수의 N배인제1 주파수신호를생성하는주파수생성기; 및상기제1 주파수신호를기설정된제1 분배율로분할하여적어도하나의동상신호(In-Phase signal)를생성하고, 상기적어도하나의동상신호에직교하는적어도하나의직교신호(Quadrature signal)를생성하며, 상기적어도하나의동상신호및 상기적어도하나의직교신호를그 위상차를유지하면서기설정된제2 분배율로분할하여상기서브샘플링주파수에대응하는적어도하나의제1 신호및 적어도하나의제2 신호를생성하는주파수분배기;를포함하는것을특징으로한다.
Abstract translation: 公开了一种用于产生子采样时钟的装置和方法。 根据本发明的一个方面，用于生成被检测信号的正交子采样的子采样时钟的装置包括：频率发生器，其产生N次次采样频率的第一频率信号; 以及分频器，其通过将第一频率信号除以预先设定的第一分频比来产生至少一个同相信号，生成与至少一个同相信号正交的至少一个正交信号，并产生至少一个第一信号 以及至少一个第二信号，其通过将至少一个同相信号和至少一个正交信号除以预先建立的第二分频比来对应于子采样频率，同时保持同相信号和正交信号之间的相位差 。
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公开(公告)号：KR101587961B1
公开(公告)日：2016-01-26
申请号：KR1020120052200
申请日：2012-05-16
Applicant: 한국전자통신연구원
Abstract: 본발명은단일주파수합성기기반의 FDD 트랜시버에관한것으로서, 한개의단일주파수합성기를사용하여송신과수신시주파수상향변환및 하향변환할 수있도록캐리어주파수를생성하여제공함으로써전체적인시스템의면적, 전력소모및 설계복잡도를줄일수 있어시스템의성능을향상시킬수 있다.
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公开(公告)号：KR101449485B1
公开(公告)日：2014-10-14
申请号：KR1020110003546
申请日：2011-01-13
Applicant: 한국전자통신연구원
Abstract: 본 발명은 탐지대상이 사람인지 또는 동물인지를 보다 정확하게 식별할 수 있도록 하는 사람 및 동물 식별 장치 및 방법에 관한 것으로,
상기 사람 및 동물 식별 장치는, 사람과 동물의 감각을 선택적으로 자극시키기 위한 자극신호를 발생하여, 탐지대상에 제공하는 탐지대상 자극부; 및 상기 자극신호에 대한 상기 탐지대상의 반응을 탐지하여, 상기 탐지대상이 사람인지 동물인지를 식별하는 탐지대상 식별부를 포함한다.Abstract translation: 目的：提供人和动物识别装置及其方法以选择性地刺激检测目标的感觉并检测其检测反应，从而准确地识别检测目标是否人或动物。 构成：人和动物识别装置包括检测对象感测部（210），检测对象刺激部（220）和检测对象识别部（230）。 检测对象检测部在检测区域配备有检测传感器，并检测人和动物的存在。 检测对象感测部包括刺激信号生成部（221）和刺激信号输出部（222），并将刺激信号提供给检测对象（100），以选择性地刺激人与动物的感觉。 检测对象识别部由反应检测部（231）和反应分析部（232）构成。 反应检测部使用图像处理方法或距离测量方法，根据刺激信号检测检测对象的反应。 反应分析部通过考虑反应检测部的检测结果和刺激信号的种类来识别检测对象是人还是动物。
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公开(公告)号：KR1020140112656A
公开(公告)日：2014-09-24
申请号：KR1020130026891
申请日：2013-03-13
Applicant: 한국전자통신연구원
Abstract: An embodiment of the present invention provides a digital phase locked loop which includes: a time-to-digital converter (TDC) which outputs a digital bit based on a reference clock and an input clock. The TDC includes a first arbiter group which outputs a first logic value by compensating a phase difference between the input clock and the reference clock with a first average offset; a second arbiter group which outputs a second logic value by compensating the phase difference between the input clock and the reference clock with a second average offset; and a signal processing unit which outputs the digital bit based on the first and second logic values.
Abstract translation: 本发明的一个实施例提供一种数字锁相环，其包括：基于参考时钟和输入时钟输出数字位的时间数字转换器（TDC）。 TDC包括第一仲裁器组，其通过以第一平均偏移补偿输入时钟和参考时钟之间的相位差来输出第一逻辑值; 第二仲裁器组，通过用第二平均偏移补偿输入时钟和参考时钟之间的相位差来输出第二逻辑值; 以及信号处理单元，其基于第一和第二逻辑值输出数字位。
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Patent Agency Ranking
公开(公告)号：KR101304594B1
公开(公告)日：2013-09-05
申请号：KR1020090055583
申请日：2009-06-22
Applicant: 한국전자통신연구원
Abstract: 본 발명은 디지털 제어 발진기의 선형화 장치에 관한 것이다. 본 발명에 의한 디지털 제어 발진기의 선형화 장치는, 입력 신호의 저 주파수 대역의 신호만을 디지털 제어 발진기에 출력하는 제 1 필터; 상기 디지털 제어 발진기의 입력단의 신호를 주파수 테이블 및 주파수 대 디지털 코드 맵퍼를 차례로 통과시킨 뒤, 상기 제 1 필터의 입력단에 부궤환 하여 상기 디지털 제어 발진기의 입력을 보정하는 부궤환 루프; 및 상기 주파수 테이블에 상기 디지털 제어 발진기의 출력 신호의 주파수값을 저장하는 주파수 테이블 생성기를 포함하는 것을 특징으로 한다.
디지털 제어 발진기, 부궤환, 주파수 테이블-
公开(公告)号：KR101292667B1
公开(公告)日：2013-08-02
申请号：KR1020100027986
申请日：2010-03-29
Applicant: 한국전자통신연구원
Abstract: 본 발명은 송신기의 동적 영역 및 신호대 잡음비를 향상 시킬 수 있도록 하는 디지털 RF 컨버터 및 이를 포함하는 디지털 RF 변조기와 송신기에 관한 것으로, 상기 디지털 RF 컨버터는 제1 샘플링 속도로, 입력 신호 중 최하위 n비트에 상응하는 전류 크기를 발생하는 DSMB(Delta-sigma modulated bits) 서브 블록; 상기 제1 샘플링 속도 보다 낮은 제2 샘플링 속도로, 상기 입력 신호 중 중간의 k비트에 상응하는 전류 크기를 발생하는 LSB(Least-Significant Bit) 서브 블록; 및 상기 제2 샘플링 속도로, 상기 입력 신호 중 최상위 m비트에 상응하는 전류 크기를 발생하는 MSB(Most-Significant Bit) 서브 블록을 포함할 수 있다.
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公开(公告)号：KR1020130082303A
公开(公告)日：2013-07-19
申请号：KR1020120003442
申请日：2012-01-11
Applicant: 한국전자통신연구원
IPC: H03K19/173 , H03M9/00
CPC classification number: H03M9/00
Abstract: PURPOSE: A serializer is provided to prevent glitch problems caused by phase errors when aligning phases between data and clock or clock and clock. CONSTITUTION: A serializer includes a clock generator (210), a logical circuit (220), and a driver circuit (230). The clock generator generates a first clock signal or a second clock signal which is different from the first clock signal by receiving reference clock signals having different phases. The logical circuit generates an output signal of each inputted parallel data by using the first clock signal or the second clock signal. The driver circuit connects data corresponding to the output signal inputted from the logical circuit in series and outputs the data. [Reference numerals] (210) Clock generator circuit; (220) Logical circuit; (230) Driver circuit
Abstract translation: 目的：提供串行器，以防止在数据和时钟或时钟和时钟之间调整相位时由相位误差引起的毛刺问题。 构成：串行器包括时钟发生器（210），逻辑电路（220）和驱动器电路（230）。 时钟发生器通过接收具有不同相位的参考时钟信号产生不同于第一时钟信号的第一时钟信号或第二时钟信号。 逻辑电路通过使用第一时钟信号或第二时钟信号来产生每个输入的并行数据的输出信号。 驱动电路串联连接与从逻辑电路输入的输出信号对应的数据，并输出数据。 （210）时钟发生电路; （220）逻辑电路; （230）驱动电路
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公开(公告)号：KR101243765B1
公开(公告)日：2013-03-13
申请号：KR1020090039866
申请日：2009-05-07
Applicant: 한국전자통신연구원
Abstract: 본 발명은 하이브리드 발룬 장치에 관한 것으로, 입력 포트에 인가된 입력 신호에 대응되는 수신 신호쌍을 생성하여 출력 포트쌍으로 출력하거나, 상기 출력 포트쌍에 인가된 송신 신호쌍에 대응되는 출력 신호를 생성하여 상기 입력 포트로 출력하는 하나의 트랜스포머를 구비하는 수동부; 상기 입력 신호에 대응되는 보상 신호쌍을 생성하여 상기 출력 포트쌍에 인가하는 제1 및 제2능동부; 상기 송신 신호쌍을 상기 출력 포트쌍로 인가하는 제3 및 제4능동부; 및 수신모드시에는 상기 입력 신호를 상기 제1 및 제2 능동부로 전달하고 상기 출력 포트쌍에 인가된 상기 수신 신호쌍과 상기 보상 신호쌍을 합하여 수신 노드쌍으로 전달하고, 송신모드시에는 송신 노드쌍에 인가된 상기 송신 신호쌍을 상기 제3 및 제4능동부로 전달하는 스위칭부를 포함한다.
하이브리드 발룬 장치, 집적, 트랜스포머, RF 발룬, T/R SW-
公开(公告)号：KR101231745B1
公开(公告)日：2013-02-08
申请号：KR1020090050961
申请日：2009-06-09
Applicant: 한국전자통신연구원
Abstract: 본 발명은 디지털 DC 옵셋 보정 방법 및 장치에 관한 것으로서, 입력 코드 값에 따라 부하 커패시터를 충전하여 상기 부하 커패시터의 초기 전압 값을 생성하는 디지털-아날로그 변환기; 이산-시간 증폭기 및 필터와 상기 부하 커패시터를 연결하여 상기 초기 전압 값에 따른 상기 이산-시간 증폭기 및 필터의 출력 DC 옵셋 값과 기설정된 출력 DC 옵셋 값을 비교하는 비교기; 및 상기 비교기의 결과에 따라 상기 디지털-아날로그 변환기의 입력 코드 값을 변경하는 제어기를 포함한다.
DC 옵셋, 보정, 커패시터, 디지털-아날로그 변환기, 비교기
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