公开(公告)号：KR1020130139013A

公开(公告)日：2013-12-20

申请号：KR1020120062668

申请日：2012-06-12

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  이진호 ,  나경일 ,  구진근 ,  양일석

IPC: H01L29/866

Abstract: A semiconductor device according to an embodiment of the present invention includes a substrate with a first conductive type and a recessed area; an ion injection layer in contact with the floor surface of the recessed area and having a second conductive type different from the first conductive type; a diffusion prevention pattern placed between the side walls of the ion injection layer and the side wall of the recessed area; and a contact electrode away from the diffusion prevention pattern and placed on the ion injection layer.

Abstract translation: 根据本发明的实施例的半导体器件包括具有第一导电类型和凹陷区域的衬底; 与所述凹陷区域的地板表面接触并具有不同于所述第一导电类型的第二导电类型的离子注入层; 设置在离子注入层的侧壁和凹陷区域的侧壁之间的扩散防止图案; 和远离扩散防止图案的接触电极，并放置在离子注入层上。

公开(公告)号：KR1020120118265A

公开(公告)日：2012-10-26

申请号：KR1020110035737

申请日：2011-04-18

Applicant: 한국전자통신연구원 ,  주식회사 실리콘웍스

Inventor： 구진근 ,  유성욱 ,  김용구 ,  오형석

IPC: H01L27/10 ,  H01L29/72

Abstract: PURPOSE: A semiconductor device is provided to prevent break down due to high pressure bias by including a first epitaxial layer and a second epitaxial layer having different conductive type on a substrate. CONSTITUTION: A first epitaxial layer(102) and a second epitaxial layer(104) are successively laminated on a substrate. A first element comprises a first well. The first well contacts the first epitaxial layer and the second epitaxial layer in a first region. A second element comprises a second well which is separated from the first epitaxial layer. The substrate, the first epitaxial layer, the first well are doped to a first conductivity type. The second epitaxial layer is doped to a second conductive type which is opposed to the first conductivity type.

Abstract translation: 目的：提供半导体器件以通过在衬底上包括具有不同导电类型的第一外延层和第二外延层来防止由于高压偏压而导致的分解。 构成：将第一外延层（102）和第二外延层（104）依次层压在基板上。 第一元件包括第一孔。 第一阱在第一区域中接触第一外延层和第二外延层。 第二元件包括与第一外延层分离的第二阱。 衬底，第一外延层，第一阱被掺杂到第一导电类型。 第二外延层被掺杂到与第一导电类型相对的第二导电类型。

公开(公告)号：KR101168155B1

公开(公告)日：2012-07-24

申请号：KR1020080122151

申请日：2008-12-03

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  구진근 ,  김보우 ,  우종창 ,  강진영 ,  박건식 ,  박종문 ,  유성욱

IPC: B24B37/00 ,  B24B37/34 ,  H01L21/304

Abstract: 반도체 웨이퍼(wafer)와 같은 피 가공소재를 화학 기계적 폴리싱(chemical mechanical Polishing, CMP)을 통하여 연마하는 화학 기계적 연마장치가 제공된다.
상기 화학 기계적 연마장치는 그 구성 일 예로, 장치 베이스 상에 이동 가능하게 제공된 이동형 장치 프레임;과, 피 가공소재를 연마토록 상기 장치 프레임 사이에 회전 구동 가능하게 제공되는 피 가공소재 연마유닛; 및, 상기 장치 베이스 상에 상기 피 가공소재 연마유닛의 하측에 설치되고 상기 피 가공소재가 장착되는 피 가공소재 홀더유닛을 포함하여 구성될 수 있다.
이와 같은 본 발명에 의하면, 기존 연마장치의 구조를 개선하여 반도체 웨이퍼와 같은 정밀 가공을 요하는 소재의 연마 평탄성과 정밀성을 부가하면서도, 소재 전체면으로 균일한 연마를 가능하게 하는 개선된 효과를 얻을 수 있다.
화학 기계적 폴리싱(CMP), 드럼형 CMP 장치, 웨이퍼 연마, 연마패드

公开(公告)号：KR101087140B1

公开(公告)日：2011-11-25

申请号：KR1020080129603

申请日：2008-12-18

Applicant: 한국전자통신연구원

Inventor： 우종창 ,  구진근 ,  김상기 ,  박종문 ,  박건식 ,  강진영

IPC: H01L21/3065 ,  H01L21/205

Abstract: 본 발명은 디척킹 불량을 방지하고 소비전력 손실을 줄일 수 있는 플라즈마 처리 장치의 기판 척킹/디척킹 장치를 제공한다. 본 발명에 따른 플라즈마 처리 장치의 척킹/디척킹 장치는, 플라즈마 처리시 기판을 안착하는 정전척; 상기 정전척에 상기 기판을 착탈하기 위해 전압을 인가하는 정전척 전원 공급부; 플라즈마 처리시 상기 정전척의 내부에 삽입되고, 플라즈마 처리 완료후 상기 정전척으로부터 상승하여 상기 기판을 상기 정전척으로부터 분리하는 리프트 핀; 상기 리프트 핀과 접지단 사이에 연결되고, 플라즈마 처리가 완료되면 상기 기판의 접지 전압으로부터 충전되는 충전부; 및 상기 충전부의 충전 전압이 소정 전압 이상일 경우, 상기 리프트 핀을 기판 접촉면 이상으로 상승시키고 상기 충전부에 충전된 전하를 상기 전원 공급부로 인가하는 제어부를 포함한다.
플라즈마 식각 장치, 척킹, 디척킹

公开(公告)号：KR1020100073025A

公开(公告)日：2010-07-01

申请号：KR1020080131603

申请日：2008-12-22

Applicant: 한국전자통신연구원

Inventor： 우종창 ,  김용구 ,  김상기 ,  박종문 ,  박건식 ,  구진근 ,  강진영

IPC: H01L21/3065 ,  H01L21/687

CPC classification number: H01L21/6833

Abstract: PURPOSE: A substrate de-chucking method in a plasma processing device is provided to improve de-chucking capability and prevent sticking by effectively removing a remaining charge on a substrate surface according to the control of a de-chucking voltage. CONSTITUTION: A plasma generation is interrupted after completing a plasma processing about a substrate which is maintained on an electro-static chuck with the chucking voltage of electro-static voltage. A first reverse voltage is applied to the electrostatic chuck. A middle turn-off step which stops the first reverse voltage apply in the electrostatic chuck is executed. After the middle turn-off step, a second reverse voltage which is smaller than the first reverse voltage is applied to the electrostatic chuck. The second reverse voltage apply is interrupted in the electrostatic chuck and the substrate is grounded.

Abstract translation: 目的：提供一种等离子体处理装置中的基板去夹紧方法，以通过根据去夹紧电压的控制有效地去除基板表面上的剩余电荷来改善脱扣能力并防止粘附。 构成：在用静电电压的夹持电压完成对保持在静电卡盘上的基板的等离子体处理之后等离子体产生中断。 向静电吸盘施加第一反向电压。 执行停止施加在静电卡盘中的第一反向电压的中间关断步骤。 在中间断开步骤之后，将小于第一反向电压的第二反向电压施加到静电卡盘。 静电卡盘中的第二反向电压中断，基板接地。

公开(公告)号：KR1020100070868A

公开(公告)日：2010-06-28

申请号：KR1020080129602

申请日：2008-12-18

Applicant: 한국전자통신연구원

Inventor： 김용구 ,  구진근 ,  김상기 ,  강진영

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/1045 ,  H01L29/66734 ,  H01L29/7813

Abstract: PURPOSE: A manufacturing method of a TDMOS(Trench gate Double diffused MOS) device is provided to simplify a process by reducing a number of masks and removing a photolithography work. CONSTITUTION: A first conductive type layer is formed on a first conductive type substrate(101). A plurality of trenches and a plurality of first conductivity type pillars(102) are formed by anisotropically etching the first conductive type layer. An oxide film(151) is formed in the side of the first conductive type pillar. The upper part(104a) of the first conductive type pillar is doped by ion-implanting the first conductive type impurity. A second conductive layer is formed in order to cover the upper side of the first conductive type pillar.

Abstract translation: 目的：提供TDMOS（沟槽门双扩散MOS）器件的制造方法，以通过减少多个掩模和去除光刻工作来简化工艺。 构成：在第一导电型基板（101）上形成第一导电型层。 通过各向异性蚀刻第一导电类型层来形成多个沟槽和多个第一导电型柱（102）。 在第一导电型支柱的侧面形成氧化膜（151）。 通过离子注入第一导电型杂质来掺杂第一导电型柱的上部（104a）。 形成第二导电层以覆盖第一导电型柱的上侧。

公开(公告)号：KR100942701B1

公开(公告)日：2010-02-16

申请号：KR1020070132317

申请日：2007-12-17

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  구진근 ,  이주욱 ,  강진영 ,  구용서

IPC: H01L27/04

CPC classification number: H01L29/7436

Abstract: 본 발명은 정전기 방전 보호 소자에 관한 것으로서, 나노소자기반 고속 입출력(I/O interface) 회로 및 낮은 전원전압 특성을 갖는 반도체 칩에 적용 가능한 실리콘 제어 정류기 구조의 새로운 정전기 방전 보호 소자를 구현하기 위해, 기존의 SCR 구조에 PMOSFET를 상기 반도체 기판 상의 애노드 단에 연결하고, NMOSFET를 상기 반도체 기판 상의 캐소드 단에 연결하고, 상기 PMOSFET 및 상기 NMOSFET의 게이트 단에 각각 바이어스를 인가하는 다수의 RC 네트워크를 연결함으로써, 여러 ESD 성능지표를 만족하는 보호회로의 구현이 가능해지며, 고속·저전압화 및 소형·고집적화 된 VDSM(Very Deep Sub-Micron)급 반도체 칩에 적용하여 그 안전성 및 신뢰성을 높일 수 있다.
정전기 방전(ESD) 보호 소자, NPLVTSCR, SCR, RC-네트워크, PMOSFET, NMOSFET.

公开(公告)号：KR1020090050433A

公开(公告)日：2009-05-20

申请号：KR1020070116854

申请日：2007-11-15

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  강진영 ,  이주욱 ,  김상기

IPC: H01L29/78

CPC classification number: H01L21/76251 ,  H01L21/823493 ,  H01L21/84 ,  H01L27/0727

Abstract: 본 발명은 고압 소자를 포함하는 반도체 회로의 제조 방법에 관한 것으로, 제1 실리콘 기판의 표면에 불순물을 이온 주입하여 딥 웰(deep n-well)을 형성하는 단계; 상기 불순물이 이온주입된 제1 실리콘 기판의 표면에 산화막을 형성하는 단계; 제2 실리콘 기판의 표면에 산화막을 형성하는 단계; 상기 제1 실리콘 기판의 산화막과 상기 제2 실리콘 기판의 산화막을 서로 밀착시킨 후 SOI(Silicon On Insulator) 본딩하여 상기 산화막들이 상기 제1 및 제2 실리콘 기판내에 매몰된 3층 구조를 가지는 SOI 기판을 형성하는 단계; 및 상기 딥 웰상에 고압 소자를 형성하는 단계를 포함하여 구성되며, 이에 의하여 반도체 회로의 제조 공정이 매우 단순화될 뿐 만 아니라 고압 소자의 항복 전압을 보다 용이하게 높여 줄 수 있게 된다.
고압소자, LDMOSFET, SOI

公开(公告)号：KR100572853B1

公开(公告)日：2006-04-24

申请号：KR1020030097048

申请日：2003-12-26

Applicant: 한국전자통신연구원

Inventor： 박건식 ,  유성욱 ,  박종문 ,  윤용선 ,  김상기 ,  김보우 ,  배윤구 ,  임병원 ,  구진근

IPC: H01L31/10

CPC classification number: H01L31/02161 ,  H01L31/02019 ,  H01L31/022408

Abstract: 본 발명은 반도체 위에 계면전하 또는 포획전하를 가지는 투광성의 비전도성 물질을 증착하여, 반도체 표면을 공핍시키고, 이 공핍영역을 빛의 감지영역으로 사용하는 광센서를 제작함으로서, 자외선 및 푸른색 영역 파장의 빛에 대한 감지 능력을 향상시키고, 가시광 및 적외선 영역의 광을 여과할 수 있으며, 일반적인 실리콘 CMOS 공정과도 양립할수 있는 광센서를 제작하는 것이다.
광센서, 포획전하, 계면전하, 공핍영역

公开(公告)号：KR100534601B1

公开(公告)日：2005-12-07

申请号：KR1019990033494

申请日：1999-08-14

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  이대우 ,  남기수 ,  구진근

IPC: H01L27/08

Abstract: 본 발명은 반도체 기술에 관한 것으로, 특히 제조 공정과 특성 제어가 용이한 전력 집적회로(Integrated Circuit, IC)에 관한 것이며, 그 불순물 확산 영역 형성이 용이하여, 소자의 특성을 용이하게 제어할 수 있는 구조를 가진 전력 집적회로를 제공하는데 그 목적이 있다. 본 발명은 SOI(Silicon-On-Insulator) 기판의 활성 실리콘층에 제공되는 제1 도전형-LDMOS(Lateral Double-diffused Metal Oxide Semiconductor) 트랜지스터, 제2 도전형-LDMOS 트랜지스터 및 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터를 구비한 전력 집적회로에 있어서, 상기 제1 도전형-LDMOS 트랜지스터가 상기 활성 실리콘층 내의 깊은 제2 도전형 웰에 RESURF(REduced-SURface Field)형으로 제공되며, 상기 제2 도전형-LDMOS 트랜지스터가 상기 활성 실리콘층 내의 깊은 제2 도전형 웰에 비-RESURF형으로 제공되는 것을 특징으로 한다.