Abstract:
Trench isolation methods for integrated circuits may reduce irregularities in the formation of an isolation layer through use of a high selectivity chemical-mechanical polishing (CMP) operation. In particular, a substrate surface is etched to form a trench. An insulation layer is then formed on the substrate surface and in the trench. The insulation layer is chemical-mechanical polished using a slurry that includes a CeO2 group abrasive to form an isolation layer in the trench. The CMP selectivity ratio of a slurry that includes a CeO2 group abrasive may be sufficient to allow the substrate surface to be used as a CMP stop. As a result, a more consistent level of polishing may be maintained over the substrate surface, which may result in a more uniform thickness in the isolation layer.
Abstract:
반도체 소자의 층간 절연막 평탄화 방법을 제공한다. 본 발명은 복수개의 단위 셀들이 형성된 셀 블록들과 그 주위의 다른 영역을 포함하는 칩 영역이 복수개 형성된 반도체 기판의 전면에 상기 셀블록들 상의 고단차 영역과 다른 영역 상의 저단차 영역을 가지는 층간 절연막을 형성한다. 이어서, 상기 층간 절연막 상에 상기 고단차 영역을 노출시키는 셀 오픈 영역을 갖는 마스크 패턴을 형성 한 후, 이를 식각 마스크로 상기 고단차 영역을 부분 식각하여 고단차 영역과 저단차 영역의 단차를 줄인다. 상기 식각 마스크로 이용된 마스크 패턴을 제거한 후, 상기 부분식각된 고단차 영역과 저단차 영역의 층간 절연막을 화학기계적연마하여 평탄화한다. 특히, 본 발명은 상기 셀 오픈 영역의 모양이나 면적을 셀 블록별로 다르게 하거나, 하나의 셀 블록 내에서도 상기 셀 블록의 엣지로부터의 이격거리를 서로 다르게 형성하여 칩 영역의 전체에 걸쳐 연마 균일도를 향상시킬 수 있다.
Abstract:
화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 소수성을 띠는 물질층, 예를 들어 폴리실리콘층을 정지막으로 하여, 그 노출 표면이 친수성을 띠는 피연마 물질층, 예를 들어 실리콘산화막을 연마할 시 유용하게 사용할 수 있는 슬러리가 제공되며, 상기 슬러리는 물, 연마입자 및 친수성 작용기와 소수성 작용기를 동시에 갖는 폴리머 첨가제를 포함한다.
Abstract:
반도체 장치에 관한 것으로, 특히 CMP(Chemical Mecanical Polishing) 평탄화 공정과 단차를 이용하여 사진식각 공정의 정렬(alignment)에 잇점이 있는 얼라인 키(ALIGN KEY) 형성 방법에 관한 것이다. 본 발명에 의한 반도체 장치의 얼라인 키(Align Key) 형성방법은, 막질에 따라 CMP의 리무벌 레이트(Removal Rate)가 변하는 특징을 이용하여 불투광성 물질과의 선택비를 가지는 물질을 이용하여 포토 얼라인 키를 형성함으로써 슬러리에 의한 오염 문제를 해결할 수 있다.
Abstract:
본 발명은 화학적 기계적 폴리싱(Chemical Mechanical Polishing) 장치에 관해 개시한다. 웨이퍼를 웨이퍼 캐리어에 장착한 후 웨이퍼의 폴리싱 패드면을 향해 노출되는 두께를 조절할 수 있는 수단을 리테이닝 링에 구비하고 있는데, 상기 수단은 외부에서 인가되는 조건에 따라 두께가 달라지는 물질층일 수도 있고 스크류나 레버의 원리를 이용하는 기계적 수단 또는 스텝 모터일 수도 있다. 이러한 수단을 한번 CMP장치에 장착되면 더 이상의 CMP장치의 분해와 조립을 요하지 않고 장치에 장착된 상태에서 상기 리테이닝 링의 높이를 조절하여 결국에는 웨이퍼의 상기 리테이닝 링의 밖으로 돌출되는 두께를 조절할 수 있다. 따라서 웨이퍼의 돌출되는 두께를 설정하는 시간이 짧아져서 CMP장치의 스탠바이 시간이 단축되므로 반도체장치의 생산성이 높아진다.
Abstract:
웨이퍼 캐리어에 대해 기재되어 있다. 이는 단차가 존재하는 구조물이 형성된 웨이퍼와, 상기 웨이퍼에 형성된 단차가 존재하는 구조물을 폴리싱할 때 상기 웨이퍼를 고정시킬 때 웨이퍼 캐리어를 구비하는 반도체장치에 있어서, 상기 웨이퍼의 국부적 온도를 조절하기 위해 상기 웨이퍼 캐리어에 가열부 및 냉각수를 부착하는 것을 특징으로 한다. 따라서, 본 발명은 웨이퍼 캐리어에 가열부와 냉각수 시스템을 부착하여(웨이퍼 전체 혹은 필요한 부분에) 웨이퍼의 원하는 부분의 온도를 조절할 수 있는 방법에 관한 것이다.
Abstract:
In method and apparatus for supplying a slurry for a chemical mechanical polishing (CMP) process, a slurry pre-treatment is provided for minimizing the size of abrasive particles in the slurry. In the slurry supplying method, after applying acoustic energy to the slurry to de-agglomerate agglomerated abrasive particles within the slurry, any remaining oversized abrasive particles having a diameter greater than a reference size are filtered out from the slurry. The acoustic energy application step and the filtering step are repeatedly performed for a predetermined time period while circulating the slurry. The slurry supplying apparatus includes a tank for holding a slurry, acoustic energy sources for applying acoustic energy to the slurry held within the tank, a slurry circulating line for circulating the slurry drawn out of the tank, which is connected to the tank, a filter for filtering out abrasive particle clumps having a diameter greater than a reference size from the slurry, which is disposed in the slurry circulating line, and a slurry supplying line for supplying the slurry from the slurry circulating line to a CMP equipment.
Abstract:
PURPOSE: A method for fabricating a contact pad of a semiconductor device is provided to simplify a fabricating process, by omitting a dry etch process performed after a conductive material for a contact pad is deposited and by reducing two chemical mechanical polishing(CMP) processes to one process. CONSTITUTION: A gate structure(120) including a gate upper insulation layer(122) is formed on a semiconductor substrate(100). A stopping layer(104) is formed along a step on the entire surface of the semiconductor substrate by a blanket method. An interlayer dielectric(106) is deposited on the semiconductor substrate having the stopping layer. The interlayer dielectric is planarized to expose at least the gate upper insulation layer by using a material having high selectivity regarding the gate upper insulation layer and the interlayer dielectric. The interlayer dielectric in a region of the contact pad in the semiconductor substrate is etched by performing a photolithography process regarding the semiconductor substrate. The conductive material for the contact pad covering the entire surface of the semiconductor substrate is deposited. A planarization process is performed by using a material having high selectivity regarding the gate upper insulation layer and the conductive material for the contact pad.