公开(公告)号：KR1020050021078A

公开(公告)日：2005-03-07

申请号：KR1020030059166

申请日：2003-08-26

Applicant: 삼성전자주식회사

Inventor： 이강욱 ,  김구성 ,  장동현 ,  정재식 ,  백승덕

IPC: H01L23/48

CPC classification number: H01L25/50 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/5389 ,  H01L24/24 ,  H01L24/48 ,  H01L24/82 ,  H01L24/97 ,  H01L25/0657 ,  H01L2224/05001 ,  H01L2224/05008 ,  H01L2224/05022 ,  H01L2224/05024 ,  H01L2224/05124 ,  H01L2224/05166 ,  H01L2224/05548 ,  H01L2224/05556 ,  H01L2224/05569 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/24226 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48095 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06586 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/04941 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/18162 ,  Y02P80/30 ,  Y10S438/977 ,  Y10T436/104998 ,  Y10T436/108331 ,  Y10T436/17 ,  Y10T436/175383 ,  H01L2224/81 ,  H01L2224/82 ,  H01L2924/00 ,  H01L2224/05599 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: PURPOSE: A chip stack package is provided to shorten an electrical interconnection path and increase an interconnection density by three-dimensionally stacking semiconductor chips with various functions or the same semiconductor chips in one package and by interconnecting the semiconductor chips or the semiconductor chip and a substrate while using a penetration electrode formed in each semiconductor chip and micro bumps formed on the surface of the chip. CONSTITUTION: A plurality of semiconductor chips(11,11a) include a predetermined portion of a scribe line(S1,S2) that is formed to saw a wafer into individual chip units. A penetration electrode(19) penetrates the upper surface of a chip toward the lower surface of the chip in a predetermined portion of the scribe line, connected to an integrated circuit. The semiconductor chips are vertically stacked by the connection of the penetration electrodes. The lowermost semiconductor chip is mounted on one surface of a substrate(31) by a connection with the penetration electrode. An external connection terminal is mounted on the opposite surface to the chip mount surface of the substrate.

Abstract translation: 目的：提供一种芯片堆叠封装，以缩短电互连通路，并通过三维层叠一个封装中具有各种功能或相同半导体芯片的半导体芯片并通过互连半导体芯片或半导体芯片和基板来增加互连密度 同时使用形成在每个半导体芯片中的穿透电极和形成在芯片表面上的微凸块。 构成：多个半导体芯片（11,11a）包括形成为将晶片看成单个芯片单元的划线（S1，S2）的预定部分。 穿透电极（19）在与集成电路连接的划线的预定部分中朝向芯片的下表面穿透芯片的上表面。 半导体芯片通过穿透电极的连接而垂直堆叠。 通过与穿透电极的连接，将最下半导体芯片安装在基板（31）的一个表面上。 外部连接端子安装在与基板的芯片安装表面相对的表面上。

公开(公告)号：KR1020050020236A

公开(公告)日：2005-03-04

申请号：KR1020030058003

申请日：2003-08-21

Applicant: 삼성전자주식회사

Inventor： 정세영 ,  최진학 ,  김남석 ,  이강욱

IPC: H01L21/60

CPC classification number: H01L24/11 ,  H01L24/02 ,  H01L24/12 ,  H01L2224/0401 ,  H01L2224/05572 ,  H01L2224/1147 ,  H01L2224/13099 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0104 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/01051 ,  H01L2924/01075 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/12042 ,  Y10S438/951 ,  H01L2224/05552 ,  H01L2924/00

Abstract: PURPOSE: A method of forming a bump without surface defects is provided to remove simply a second UBM(Under Bump Metallurgy) layer while removing a first and second photoresist pattern by using a lift-off manner. CONSTITUTION: A first photoresist pattern(115) with an opening(113) for exposing a pad(105) is formed on a semiconductor wafer(100). By depositing UBM metal thereon, a first UBM layer(120a) is formed on the pad and a second UBM layer(120b) is formed on the first photoresist pattern. A second photoresist pattern(125) for exposing the first UBM layer to the outside is formed thereon. A solder bump(130) is filled in the opening. By using a lift-off manner, the second UBM layer is removed therefrom.

Abstract translation: 目的：提供一种形成没有表面缺陷的凸块的方法，以便简单地移除第二UBM（低渗透冶金）层，同时通过使用剥离方式去除第一和第二光致抗蚀剂图案。 构造：在半导体晶片（100）上形成具有用于暴露焊盘（105）的开口（113）的第一光致抗蚀剂图案（115）。 通过在其上沉积UBM金属，在焊盘上形成第一UBM层（120a），在第一光致抗蚀剂图案上形成第二UBM层（120b）。 在其上形成用于将第一UBM层暴露于外部的第二光致抗蚀剂图案（125）。 焊料凸块（130）填充在开口中。 通过使用剥离方式，从其中移除第二UBM层。

公开(公告)号：KR100337398B1

公开(公告)日：2002-05-21

申请号：KR1019990057452

申请日：1999-12-14

Applicant: 삼성전자주식회사

Inventor： 이강욱

IPC: H04B3/56

Abstract: 본발명은전력선통신시스템의통신속도제어장치에관한것으로, 교류전압이영전위근처인제로크로싱을감지하는제로크로싱감지수단과, 상기제로크로싱감지수단에의해감지된제로크로싱시점에동기하여교류입력파형에펄스를실어주기위한데이터통신신호를출력하는제어수단을구비한전력선통신시스템에있어서, 상기제어수단으로부터출력되는데이터통신신호를인가받아펄스를발생하여이 펄스를상기제로크로싱시점의전후단에실어주므로통신속도를변환시키는전력선제어소자를추가로구비하여, 제로크로싱시점의전후단에 120KHz 펄스를실어주므로통신속도를 120bps로높인다.

公开(公告)号：KR101458958B1

公开(公告)日：2014-11-13

申请号：KR1020080054124

申请日：2008-06-10

Applicant: 삼성전자주식회사

Inventor： 이호진 ,  이강욱 ,  박명순 ,  최주일 ,  황선관

IPC: H01L23/52

CPC classification number: H01L23/528 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/5226 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/06181 ,  H01L2224/13009 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/48145 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/15311 ,  H01L2924/00012

Abstract: 다층 배선 패턴의 식각을 최소화하여 신뢰성이 높은 관통 전극을 갖는 반도체 칩, 반도체 패키지 및 그 제조 방법이 제공된다. 상기 반도체 칩에 따르면, 제 1 면 및 제 2 면을 갖는 반도체 기판이 제공된다. 집적 회로층은 상기 반도체 기판의 제 1 면 상에 제공되고, 층간 절연층은 상기 집적 회로층 상에 제공된다. 관통 전극은 상기 반도체 기판 및 상기 층간 절연층을 관통하여, 상기 반도체 기판의 제 2 면으로부터 노출된다. 다층 배선 패턴은 상기 층간 절연층 상에 형성되고, 상기 관통 전극과 연결된다. 금속간 절연층은 상기 다층 배선 패턴을 덮도록 제공된다. 도전성 패드는 상기 금속간 절연층 상에 형성되고 상기 다층 배선 패턴을 통해서 상기 관통 전극과 연결된다.

公开(公告)号：KR101420817B1

公开(公告)日：2014-07-21

申请号：KR1020080004351

申请日：2008-01-15

Applicant: 삼성전자주식회사

Inventor： 박기태 ,  이강욱 ,  최영돈 ,  이윤상

IPC: H01L21/768 ,  H01L21/3205

CPC classification number: H01L25/0657 ,  G11C5/06 ,  H01L23/34 ,  H01L23/5384 ,  H01L23/64 ,  H01L24/17 ,  H01L2224/16 ,  H01L2224/1712 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06562 ,  H01L2225/06589 ,  H01L2225/1058 ,  H01L2924/09701 ,  H01L2924/14 ,  H01L2924/1434 ,  H01L2924/19106 ,  H01L2924/00

Abstract: 3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된 집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로 장치 및 그 장치의 형성방법을 제공한다. 이를 위해서, 모듈 기판이 준비될 수 있다. 상기 모듈 기판은 적어도 하나의 논리 영역을 가질 수 있다. 상기 논리 영역(Logic Region)은 회로 영역(Circuitry Region) 및 관통 플러그(Through Plug)를 가질 수 있다. 상기 모듈 기판(Module Substrate)의 일 면 및 다른 면 상에 제 1 및 2 층간절연막이 배치될 수 있다. 상기 제 1 및 2 층간절연막 상에 접속 패턴(Connecting Pattern)들이 배치될 수 있다. 상기 접속 패턴들은 제 1 및 2 층간절연막들을 통해서 회로 영역 및 관통 플러그와 전기적으로 접속할 수 있다. 상기 모듈 기판, 제 1 및 2 층간절연막들 그리고 접속 패턴들은 집적회로 모듈을 구성할 수 있다.
모듈 기판, 회로 영역, 관통 플러그, 접속 패턴

公开(公告)号：KR1020100003911A

公开(公告)日：2010-01-12

申请号：KR1020080063967

申请日：2008-07-02

Applicant: 삼성전자주식회사

Inventor： 이훈 ,  이강욱 ,  강욱성

IPC: H01L23/12 ,  H01L23/535

CPC classification number: H01L23/5286 ,  H01L23/481 ,  H01L25/0657 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A multi-chip package with three dimensional mesh based power distribution network and a power distribution method thereof are provided to implement stability of the power transmission and reduce voltage drop in a semiconductor memory device. CONSTITUTION: A multi-chip package includes semiconductor memory devices(M1-M8). Semiconductor memory devices are laminated with 3 dimension. The semiconductor memory devices are connected with the mesh. In a power distribution method, the 2 dimensional mesh based power distribution network is formed on semiconductor memory devices. The semiconductor memory devices are stacked. The semiconductor memory devices are connected using TSV(Through Silicon Via)(11). The semiconductor memory devices comprise the 3 dimensional mesh based power distribution network. The power is distributed through the 2 and 3 dimensional mesh based power distribution networks.

Abstract translation: 目的：提供一种具有基于三维网格的配电网络及其配电方法的多芯片封装，以实现电力传输的稳定性并降低半导体存储器件中的电压降。 构成：多芯片封装包括半导体存储器件（M1-M8）。 半导体存储器件以三维层压。 半导体存储器件与网格连接。 在功率分配方法中，基于二维网格的配电网形成在半导体存储器件上。 堆叠半导体存储器件。 使用TSV（Through Silicon Via）（11）连接半导体存储器件。 半导体存储器件包括基于三维网格的配电网络。 功率通过基于2和3维网格的配电网络分布。

公开(公告)号：KR1020080067511A

公开(公告)日：2008-07-21

申请号：KR1020070004898

申请日：2007-01-16

Applicant: 삼성전자주식회사

Inventor： 권용재 ,  이동호 ,  정명기 ,  이강욱 ,  강선원 ,  마금희

IPC: H01L23/12

CPC classification number: H01L25/0657 ,  H01L21/6835 ,  H01L21/6836 ,  H01L23/3128 ,  H01L23/481 ,  H01L24/12 ,  H01L24/32 ,  H01L24/33 ,  H01L24/83 ,  H01L24/90 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2221/68372 ,  H01L2224/0401 ,  H01L2224/0557 ,  H01L2224/13009 ,  H01L2224/13099 ,  H01L2224/16145 ,  H01L2224/2919 ,  H01L2224/32145 ,  H01L2224/73204 ,  H01L2224/81193 ,  H01L2224/83856 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0132 ,  H01L2924/014 ,  H01L2924/0665 ,  H01L2924/0781 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2224/05552 ,  H01L2924/00012

Abstract: A stacked semiconductor device package and a manufacturing method thereof are provided to enhance physical and electrical reliability by forming a reliable stacked structure. Each of semiconductor elements includes a plurality of bonding pads disposed on an upper surface thereof, a lower surface opposing the upper surface, through-hole electrodes(122) having lower protrusions, and a first adhesive material layer(130) formed on the upper surface to obtain an upper surface of the same height as the height of the upper surface of the through-hole electrodes. A second adhesive material layer is formed to cover the through-hole electrodes and the first adhesive material layer. The second adhesive material layer is punched by using the protrusions of the through-hole electrodes so that the through-hole electrodes are connected to each other. The first adhesive material layer includes a material to be patterned. The second adhesive material layer includes a material to be punched.

Abstract translation: 提供一种叠层半导体器件封装及其制造方法，通过形成可靠的堆叠结构来提高物理和电气可靠性。 每个半导体元件包括设置在其上表面上的多个接合焊盘，与上表面相对的下表面，具有下突起的通孔电极（122）和形成在上表面上的第一粘合材料层（130） 以获得与通孔电极的上表面的高度相同的高度的上表面。 形成第二粘合材料层以覆盖通孔电极和第一粘合材料层。 通过使用通孔电极的突起来冲压第二粘合材料层，使得通孔电极彼此连接。 第一粘合材料层包括待图案化的材料。 第二粘合材料层包括待冲压的材料。

公开(公告)号：KR1020070112645A

公开(公告)日：2007-11-27

申请号：KR1020060045801

申请日：2006-05-22

Applicant: 삼성전자주식회사

Inventor： 권용재 ,  이동호 ,  이강욱 ,  한성일 ,  마금희

IPC: H01L23/12

CPC classification number: H01L21/76898 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/05009 ,  H01L2224/06181 ,  H01L2224/13009 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16147 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06555 ,  H01L2924/01327 ,  H01L2924/15311 ,  H01L2924/00

Abstract: A semiconductor package having an anchor type coupling structure and a manufacturing method thereof are provided to improve connection reliability by contacting directly a plug structure to an oxidation-preventing metal pattern of a different package unit in a socket region. A plurality of semiconductor chips are manufactured. A plug structure(199) is formed, and the plug structure penetrates the semiconductor chip and defines a recessed socket region from the one surface of the semiconductor chip, and then is protruded to the other surface. The plug structure is connected directly to the inner sidewall of the socket region by inserting the plug structure into the socket region of the other semiconductor chip.

Abstract translation: 提供具有锚式耦合结构的半导体封装及其制造方法，以通过直接将插头结构与插座区域中的不同封装单元的防氧化金属图案直接接触来提高连接可靠性。 制造多个半导体芯片。 形成插头结构（199），并且插头结构穿透半导体芯片并且从半导体芯片的一个表面限定凹入的插座区域，然后突出到另一个表面。 插头结构通过将插头结构插入到另一半导体芯片的插座区域中直接连接到插座区域的内侧壁。

公开(公告)号：KR1020060081202A

公开(公告)日：2006-07-12

申请号：KR1020050001684

申请日：2005-01-07

Applicant: 삼성전자주식회사

Inventor： 권용재 ,  이강욱 ,  김구성 ,  마금희 ,  한성일 ,  장동현 ,  강석채

IPC: H01L27/146

CPC classification number: H01L27/14618 ,  H01L27/1464 ,  H01L27/14685 ,  H01L2224/48091 ,  H04N5/2257 ,  H01L2924/00014

Abstract: 본 발명은 보호판이 부착된 이미지 센서 칩과 그의 제조 방법에 관한 것으로, 웨이퍼 레벨에서 이미지 센서 칩의 마이크로 렌즈의 오염을 막을 수 있고, 이미지 센서 칩과 플랙서블 기판 사이의 전기적 연결 통로 길이를 최소화하기 위해서, 본 발명은 활성면의 가장자리 둘레에 칩 패드가 형성되어 있고, 상기 칩 패드 안쪽의 영역에 마이크로 렌즈가 형성된 이미지 센서 칩과; 상기 마이크로 렌즈를 덮도록 상기 활성면에 부착되며, 상기 활성면과 마주보는 면에 상기 칩 패드와 상기 마이크로 렌즈 사이의 영역에 대응되게 감광성 접착 패턴이 형성된 투명한 보호판;을 포함하며, 상기 이미지 센서 칩은, 상기 활성면에 반대되는 후면을 통하여 상기 칩 패드에 접속되는 금속 플러그와; 상기 후면에 노출된 금속 플러그에 형성된 솔더 볼;을 더 포함하는 것을 특징으로 하는 보호판이 부착된 이미지 센서 칩과 그의 제조 방법을 제공한다.
이미지 센서, 촬상, 감광, 접착제, 웨이퍼 레벨

公开(公告)号：KR1020050120280A

公开(公告)日：2005-12-22

申请号：KR1020040045567

申请日：2004-06-18

Applicant: 삼성전자주식회사

Inventor： 김순범 ,  김웅광 ,  이강욱 ,  정세영 ,  심성민 ,  송영희

IPC: H01L23/48

CPC classification number: H01L21/563 ,  H01L23/3114 ,  H01L23/3128 ,  H01L23/481 ,  H01L24/29 ,  H01L24/32 ,  H01L24/81 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/05573 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/274 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/73203 ,  H01L2224/73204 ,  H01L2224/8121 ,  H01L2224/81815 ,  H01L2224/83191 ,  H01L2224/83194 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06582 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/3511 ,  H01L2924/00

Abstract: 본 발명은 웨이퍼 레벨 칩 스택 패키지 제조 방법에 관한 것으로서, ⒜칩 가장자리 부분에 관통전극이 형성되고 그 관통전극의 일측 부분에 범프가 형성된 반도체 칩 복수 개를 갖는 웨이퍼들을 준비하는 단계, ⒝칩 단위로 고상 접착수단을 부착하는 단계, ⒞상하 반도체 칩들간 서로 대응되는 관통전극을 범프 본딩시키고 상기 고상 접착수단에 의해 상하 반도체 칩들이 부착되도록 하여 복수의 웨이퍼를 적층시키는 단계, ⒟적층된 웨이퍼들을 칩 스택 패키지 단위로 절단하는 단계, 및 ⒠칩 스택 패키지의 반도체 칩들 사이의 공간에 액상 접착수단을 주입하는 단계를 포함하는 것을 특징으로 한다. 이에 따르면, 웨이퍼 레벨이나 칩 레벨 등에서의 칩 적층 과정에서 물리적인 또는 기계적인 안전성이 확보될 수 있으며 신뢰성이 확보될 수 있다. 또한, 칩 적층 후 범프 연결에 대한 검사도 가능하게 된다.