公开(公告)号：KR1020060089262A

公开(公告)日：2006-08-09

申请号：KR1020050009846

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115 ,  H01L21/314

CPC classification number: H01L29/66833 ,  H01L21/28282 ,  H01L21/3105 ,  H01L21/823892 ,  H01L29/792

Abstract: 본 발명은 다층의 도핑층을 갖는 소노스(SONOS) 메모리 셀을 이용한 노아(NOR) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 소노스 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 다층의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이 때 생성된 홀을 각 소노스 메모리 셀의 다중 유전층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 다중 유전층으로 주입시키는 방식으로 노아 플래시 메모리 어레이를 동작하는 방법을 제공한다.
SONOS, 플래시 메모리, 터널링, 애벌런치, NOR

公开(公告)号：KR100804738B1

公开(公告)日：2008-02-19

申请号：KR1020070004973

申请日：2007-01-16

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 고형수 ,  박병국 ,  홍승범 ,  박철민 ,  최우영 ,  김종필 ,  송재영 ,  김상완

IPC: H01L21/66 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/0847 ,  H01L29/66636 ,  H01L29/66659 ,  H01L29/78 ,  G01R1/067

Abstract: A semiconductor probe using an impact-ionization semiconductor device is provided to remarkably improve the limit of sensitivity of a resistive probe and easily adjust the quantity of charges capable of being detected by a probe by developing a new probe structure for easily adjusting the band energy of a source. One tilted surface of a probe is formed by an anisotropic etch process using a first etch mask pattern formed on a silicon substrate. After impurities are doped into the exposed substrate to form a first semiconductor electrode region(16), the first etch mask pattern is removed. A second etch mask pattern opposite to the direction of the first etch mask pattern is formed on the silicon substrate. Space layers are formed on the sidewalls of the second etch mask pattern. After the exposed silicon substrate is anisotropically etched to form an opposite tilted surface of the probe, the second etch mask pattern is removed. Impurities are doped into the exposed substrate to form a second semiconductor electrode region(18), and the second etch mask pattern is removed. A silicon oxide layer pattern is formed on the resultant structure by a known method. Space layers are formed on both sidewalls of the silicon oxide layer pattern. By using the space layer, a predetermined depth of the silicon substrate is etched by a photolithography process, and the space layer is removed. The first semiconductor electrode region can be a source terminal, and the second semiconductor electrode region can be a drain terminal.

Abstract translation: 提供使用冲击电离半导体器件的半导体探针，以显着提高电阻式探头的灵敏度极限，并且通过开发新的探针结构容易地调节能够由探针检测的电荷量，从而容易地调节带电能 来源。 通过使用形成在硅衬底上的第一蚀刻掩模图案的各向异性蚀刻工艺形成探针的一个倾斜表面。 在将杂质掺杂到暴露的衬底中以形成第一半导体电极区域（16）之后，去除第一蚀刻掩模图案。 在硅衬底上形成与第一蚀刻掩模图案的方向相反的第二蚀刻掩模图案。 空间层形成在第二蚀刻掩模图案的侧壁上。 在暴露的硅衬底被各向异性蚀刻以形成探针的相对的倾斜表面之后，去除第二蚀刻掩模图案。 将杂质掺杂到暴露的衬底中以形成第二半导体电极区域（18），并且去除第二蚀刻掩模图案。 通过已知的方法在所得结构上形成氧化硅层图案。 空间层形成在氧化硅层图案的两个侧壁上。 通过使用空间层，通过光刻工艺蚀刻硅衬底的预定深度，并且去除空间层。 第一半导体电极区域可以是源极端子，第二半导体电极区域可以是漏极端子。

公开(公告)号：KR1020100004772A

公开(公告)日：2010-01-13

申请号：KR1020080065120

申请日：2008-07-04

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 권욱현 ,  박병국 ,  송윤흡 ,  김윤

IPC: H01L21/768

CPC classification number: H01L27/11568 ,  H01L29/66833 ,  H01L29/7923

Abstract: PURPOSE: A semiconductor device and a method of operating the same are provided to control an upper wire and a lower wire independently by inserting a storage film pattern between word lines and an activity pillar. CONSTITUTION: Active pillars are arranged on a semiconductor substrate(10) in two-dimensionally. Upper impurity regions are used as a source or a drain electrode of memory cell transistors. An upper wiring(70) is arranged along one-way of the upper impurity regions. Upper wirings are connected to an upper wiring decoder through predetermined wiring structures. Upper wirings are connected to the upper impurity regions through a first plug(60). The word line(30) is arranged between active pillars while crossing the upper wirings. Word lines are connected to word line decoders through wiring structures. Lower wirings(40) are arranged under word lines. The storage film pattern(20) is arranged between the word lines and the active pillar.

Abstract translation: 目的：提供半导体器件及其操作方法，以通过在字线和活动柱之间插入存储膜图案来独立地控制上线和下导线。 构成：二维地将有源支柱配置在半导体基板（10）上。 上部杂质区域用作存储单元晶体管的源极或漏极。 上部布线（70）沿着上部杂质区域的单向排列。 上布线通过预定的布线结构连接到上布线解码器。 上部布线通过第一插头（60）连接到上部杂质区域。 字线（30）布置在有效支柱之间，同时穿过上部布线。 字线通过布线结构连接到字线解码器。 下布线（40）布置在字线之下。 存储膜图案（20）布置在字线和有源支柱之间。

公开(公告)号：KR100663976B1

公开(公告)日：2007-01-02

申请号：KR1020050009845

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115

Abstract: 본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 메모리 셀을 이용한 낸드(NAND) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 전하트랩 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 각 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 전하트랩층으로 주입시키는 방식으로 낸드 플래시 메모리 어레이를 동작하는 방법을 제공한다.
전하트랩, 플래시 메모리, 터널링, 애벌런치, NAND

公开(公告)号：KR100663974B1

公开(公告)日：2007-01-02

申请号：KR1020050009844

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115

Abstract: 본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 플래시 메모리 셀의 구조 및 그 제조방법과 동작방법에 관한 것이다.
종래 전하트랩 메모리 셀의 구조와 달리 본 발명은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 전하트랩층으로 주입시키는 방식으로 셀을 동작하는 방법을 제공한다.
전하트랩, 플래시 메모리, 터널링, 애벌런치

公开(公告)号：KR1020060128567A

公开(公告)日：2006-12-14

申请号：KR1020050050108

申请日：2005-06-11

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 박병국 ,  박일한 ,  김태훈

IPC: H01L27/115

CPC classification number: G11C16/0483 ,  H01L27/115 ,  G11C16/0408

Abstract: A NAND-type flash memory array and an operating method thereof are provided to reduce program disturbance by using a body biasing contact region connected to an active region on a lower portion of a side of a second select gate line. At least one bit line(B/L0,B/L1) is formed on an SOI substrate. A first select transistor, plural memory cells, and a second select transistor are serially connected to each bit line by their geared sources and drains. The source of the second select transistor is electrically connected to a common source line(CSL) vertically arranged to the bit line. A gate of the first select transistor and a gate of the second select transistor are respectively connected to a first select gate line(SSL) and a second select gate line(GSL) arranged to be crossed with the bit line. Gates of the memory cells are respectively connected to plural word lines(W/L0,W/L1) arranged to be crossed with the bit line. A body biasing contact region(BBC) is connected to an active region on a lower portion of a side of the second select gate line.

Abstract translation: 提供NAND型闪速存储器阵列及其操作方法以通过使用与第二选择栅极线的一侧的下部的有源区连接的主体偏置接触区域来减少编程干扰。 在SOI衬底上形成至少一个位线（B / L0，B / L1）。 第一选择晶体管，多个存储单元和第二选择晶体管通过其齿轮源和排水管串联连接到每个位线。 第二选择晶体管的源极电连接到垂直地布置到位线的公共源极线（CSL）。 第一选择晶体管的栅极和第二选择晶体管的栅极分别连接到布置成与位线交叉的第一选择栅极线（SSL）和第二选择栅极线（GSL）。 存储单元的门分别连接到布置成与位线交叉的多个字线（W / L0，W / L1）。 主体偏置接触区域（BBC）连接到第二选择栅线的一侧的下部的有源区域。

公开(公告)号：KR100603721B1

公开(公告)日：2006-07-24

申请号：KR1020050050107

申请日：2005-06-11

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 박병국 ,  김태훈 ,  박일한

IPC: H01L21/336

Abstract: 본 발명은 SOI 기판 상에 직렬 연결된 소자의 바디 바이어싱 구조에 관한 것으로, 공통 소스/드레인 영역의 정션 깊이를 얕게 만듦으로써, 통상적인 벌크 MOSFET처럼 하나의 바디 바이어싱 콘택만으로도 여러 개의 소자에 대해 바디 바이어싱을 가능하게 하여 SOI 기판의 플로팅 바디 효과(floating body effect)를 제거하는 효과가 있다.
SOI, 바디, 바이어스, 플로팅

Abstract translation: 本发明涉及在SOI衬底上串联连接的元件的体偏置结构，并且通过使公共源极/漏极区域的结深度浅，可以提供一种体 从而实现偏置并消除SOI衬底的浮体效应。

公开(公告)号：KR101037638B1

公开(公告)日：2011-05-27

申请号：KR1020080026239

申请日：2008-03-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  윤장근

IPC: H01L21/8247 ,  H01L27/115

Abstract: 본 발명은 수직채널에 더블 스플릿 게이트 구조를 갖는
플래시 메모리 소자 및 그 제조방법에 관한 것으로, 선택 게이트를 수직채널을 갖도록 형성된 트렌치의 하부 양측에 두고 컨트롤 게이트를 공유하도록 함으로써, 종래 스플릿 게이트 메모리 소자의 장점(높은 프로그램 효율)은 그대로 살리며, 소요되는 면적을 대폭 줄일 수 있게 되었고, 본 발명에 의한 메모리 소자를 플래시 메모리 어레이에 응용할 경우 워드 라인, 비트 라인 및 선택 게이트 라인 각각에 하나의 컨택만 하면 되므로, 종래보다 컨택에 필요한 면적을 감소시켜 단위 셀 당 면적을 획기적으로 줄일 수 있는 효과가 있다.
수직채널, 스플릿 게이트, 선택 게이트, 플래시, 메모리 소자

公开(公告)号：KR101037621B1

公开(公告)日：2011-05-27

申请号：KR1020080044005

申请日：2008-05-13

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  박일한 ,  심원보

IPC: H01L21/8247 ,  H01L27/115

Abstract: 본 발명은 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이와 그 제조방법 및 동작방법에 관한 것으로, 로컬 비트 라인과 로컬 소스 라인이 수직하게 이격되어 형성된 실리콘 핀이 산화막을 사이에 두고 2개 이상 적층된 다층 실리콘 핀 구조를 가짐으로써, 수직으로 얼마든지 확장하여 고집적화시킬 수 있고, 이미 정립된 에피택시(epitaxy) 공정이나 이온주입 공정을 적절히 반복적으로 적용하면 되므로, 별도의 공정 장비가 요구되지 않으며, 적정한 두께를 갖는 각 층 실리콘 핀에 의하여 각 층 바디 영역을 용이하게 공핍(depletion) 시킬 수 있기 때문에 셀프부스팅 효과를 극대화시킬 수 있어, 쓰기 동작시 이웃한 셀의 간섭을 거의 완벽하게 제거할 수 있는 효과가 있다.
수직 채널, 적층, 이중 게이트, 앤드형, 플래시 메모리, 어레이

公开(公告)号：KR101002246B1

公开(公告)日：2010-12-20

申请号：KR1020080063980

申请日：2008-07-02

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  윤장근

IPC: H01L27/115 ,  H01L29/78

Abstract: 본 발명은 수직 채널구조를 갖는 노아 플래시 메모리 어레이에 관한 것으로, 수직으로 형성된 실리콘 핀들의 각 중앙에 핀분리층이 내재 되도록 함으로써, 쌍을 이루는 셀간의 간섭(PCI)을 근본적으로 막고, 상기 핀분리층을 기판 아래 하부 비트 라인의 접합 깊이까지 충분히 내려오도록 형성함으로써, 하부 비트 라인들을 핀의 옆부분까지 확산시켜 상, 하 비트 라인간에 대칭적인 동작을 가능하게 함은 물론, 하부 비트 라인들 간의 누설전류를 원천적으로 막아 종래 수직 채널 노아 플래시 메모리 어레이의 문제점을 완전하게 해결한 효과가 있다.
핀분리층, 수직 채널, 노아, 플래시 메모리, 어레이