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公开(公告)号：KR1020140076947A
公开(公告)日：2014-06-23
申请号：KR1020120145552
申请日：2012-12-13
Applicant: 한국전자통신연구원
IPC: H01L21/027
CPC classification number: G03F7/0002 , H01L21/0274
Abstract: A mold structure for imprint is provided. Mold chip patterns which are protruded from a mold substrate and include a pattern for forming nanostructures are provided, and a trench region between the mold chip patterns is also provided. Protrusions which are protruded from a lower surface of the trench region and are extended along the trench region are provided.
Abstract translation: 提供用于压印的模具结构。 提供了从模具基板突出并且包括用于形成纳米结构的图案的模具芯片图案，并且还提供了模具芯片图案之间的沟槽区域。 提供了从沟槽区域的下表面突出并且沿着沟槽区域延伸的突起。
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公开(公告)号：KR101363174B1
公开(公告)日：2014-02-13
申请号：KR1020090075209
申请日：2009-08-14
Applicant: 한국전자통신연구원
CPC classification number: H03F3/24 , H03F1/565 , H03F3/195 , H03F2200/222
Abstract: 본 발명은 전력 증폭기는 게이트 단으로 입력된 신호를 증폭하여 드레인 단으로 출력하는 고전자 이동도 트랜지스터(HEMT)와, 상기 게이트 단과 접지 사이에 연결되는 입력 정합 회로와, 그리고 상기 드레인 단과 접지 사이에 연결되는 직류 바이어스 회로를 포함한다.
상술한 구성을 통하여 음전압을 제공하기 위한 바이어스 수단 없이, 단일 직류 바이어스 회로만으로 고전자 이동도 트랜지스터(HEMT)를 바이어스 할 수 있다. 또한, 션트 인덕터와 초크 인덕터를 통하여 다양한 동작 주파수 대역에서 우수한 정합 특성이 제공될 수 있다.-
公开(公告)号：KR101243836B1
公开(公告)日：2013-03-20
申请号：KR1020090083600
申请日：2009-09-04
Applicant: 한국전자통신연구원
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/8128 , H01L29/42316 , H01L29/66863
Abstract: 반도체 소자 및 그 형성 방법이 제공된다. 상기 반도체 소자는 기판, 기판 상에 배치되 게이트 전극의 양 측벽 상에 각각 배치된 제1 보이드 영역 및 제2 보이드 영역을 포함하고, 상기 게이트 전극의 양 측벽 상에 배치된 비대칭 보이드 영역으로 인해 특성이 우수한 반도체 소자가 제공될 수 있다.
T 형 게이트 전극, 보이드, 비대칭-
公开(公告)号：KR1020100061607A
公开(公告)日：2010-06-08
申请号：KR1020080120192
申请日：2008-11-29
Applicant: 한국전자통신연구원
IPC: G02B6/10 , H01L27/146
CPC classification number: H01L25/167 , H01L2224/0603 , H01L2224/45014 , H01L2224/48137 , H01L2224/4903 , H01L2224/73265 , H01L2924/1305 , H01L2924/30107 , H01L2924/00
Abstract: PURPOSE: A high speed optical wiring element is provided to form an optical has high speed, low power, and low price without a serializer, a parallelizer, and a modulator by using a multi-channel fiber. CONSTITUTION: A first semiconductor chip(301) is formed on a SOI(Silicon On Insulator) substrate(200). An optical emitter(302) outputs a multiple optical signal by receiving a multiple electric signal from the first semiconductor chip on the SOI substrate. An optical detector(304) changes the multi optical signal of the SOI substrate into the multiple electric signal. A second semiconductor chip(305) receives a multiple electric signal transformed with the optical detector of the SOI substrate. The SOI substrate comprises a first SOI substrate, a second semiconductor chip, and a second SOI substrate. The first SOI substrate and the second SOI substrate are arranged to be separated.
Abstract translation: 目的：通过使用多通道光纤，提供高速光配线元件以形成具有高速度，低功率和低价格的光学，而不需要串行器，并行器和调制器。 构成：在SOI（绝缘体上硅）衬底（200）上形成第一半导体芯片（301）。 光发射器（302）通过从SOI衬底上的第一半导体芯片接收多个电信号来输出多个光信号。 光检测器（304）将SOI衬底的多光信号改变为多电信号。 第二半导体芯片（305）接收用SOI衬底的光检测器变换的多电信号。 SOI衬底包括第一SOI衬底，第二半导体芯片和第二SOI衬底。 第一SOI衬底和第二SOI衬底被布置成分离。
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公开(公告)号：KR1020090059795A
公开(公告)日：2009-06-11
申请号：KR1020070126841
申请日：2007-12-07
Applicant: 한국전자통신연구원
IPC: H01L21/3205 , H01L21/28 , H01L21/768
CPC classification number: H01L21/76877 , H01L21/0274 , H01L21/31144 , H01L21/76802 , H01L21/76897
Abstract: A manufacturing method of a multilayer metal wiring is provided to stably manufacture a multilayer metal wiring and to reduce possibility of misalignment by forming a pattern through one exposure. A source drain ohmic metal layer is formed by depositing an ohmic metal(130) on a semiconductor substrate having an active layer and a cap layer. A first insulation film(140) is deposited on a whole surface of the semiconductor substrate. A first multilayer photoresist is deposited in consideration of an etching selection ratio with the first insulation film. A first metal wiring(170a) is formed by depositing a metal on a first pattern region. A second insulation film(180) is formed on a whole surface of the substrate having the first metal wiring. A second multilayer photoresist(150b,160b) is deposited in consideration of an etching selection ratio with the second insulation film. A second metal wiring(170b) is formed by depositing a metal on a second pattern region. A protective film is deposited on the second metal wiring.
Abstract translation: 提供多层金属布线的制造方法，以稳定地制造多层金属布线，并通过一次曝光形成图案来减少不对准的可能性。 源极欧姆金属层通过在具有有源层和盖层的半导体衬底上沉积欧姆金属（130）而形成。 第一绝缘膜（140）沉积在半导体衬底的整个表面上。 考虑到与第一绝缘膜的蚀刻选择比，沉积第一多层光致抗蚀剂。 通过在第一图案区域上沉积金属来形成第一金属布线（170a）。 在具有第一金属布线的基板的整个表面上形成第二绝缘膜（180）。 考虑到与第二绝缘膜的蚀刻选择比，沉积第二多层光致抗蚀剂（150b，160b）。 通过在第二图案区域上沉积金属来形成第二金属布线（170b）。 保护膜沉积在第二金属布线上。
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Patent Agency Ranking
公开(公告)号：KR100576708B1
公开(公告)日：2006-05-03
申请号：KR1020030087994
申请日：2003-12-05
Applicant: 한국전자통신연구원
IPC: H01L27/095
CPC classification number: H01L29/7785
Abstract: 이중 면도핑 구조를 가지는 에피 기판으로부터 얻어진 고전력, 저삽입손실, 고격리도, 고스위칭속도를 갖는 고주파 스위치 소자에 관하여 개시한다. 본 발명에 따른 고주파 스위치 소자는, GaAs 반절연 기판 상에 AlGaAs/GaAs 초격자 버퍼층, 제1 Si 면도핑층, 도핑되지 않은 제1 AlGaAs 스페이서, 도핑되지 않은 InGaAs층, 도핑되지 않은 제2 AlGaAs 스페이서, 상기 제1 Si 면도핑층보다 큰 도핑 농도를 가지는 제2 Si 면도핑층 및 도핑되지 않은 GaAs/AlGaAs 캡층이 차례로 적층된 에피 기판을 포함한다. 상기 도핑되지 않은 GaAs/AlGaAs 캡층 위에는 상기 도핑되지 않은 GaAs/AlGaAs 캡층과 오믹 콘택을 형성하는 소오스 전극 및 드레인 전극이 형성되어 있다. 상기 소오스 전극 및 드레인 전극 사이에는 상기 도핑되지 않은 GaAs/AlGaAs 캡층과 쇼트키 콘택을 형성하는 게이트 전극이 형성되어 있다.
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公开(公告)号：KR102208076B1
公开(公告)日：2021-01-28
申请号：KR1020160016435
申请日：2016-02-12
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L29/66 , H01L29/78 , H01L29/45 , H01L29/417
Abstract: 본발명의실시예에따른고전자이동도트랜지스터는서로마주보는제1면과제2 면을포함하고, 상기제1 면과상기제2 면을관통하는비아홀을구비한기판과, 상기기판의제1 면상에제공된활성층과, 상기활성층상에위치하고상기활성층의일부를노출하는게이트리쎄스영역을포함한캡층과, 상기캡층상에위치하며상기캡층및 상기활성층중 어느하나의층에오믹접촉한소스전극과, 상기캡층상에서상기소스전극으로부터이격되며상기캡층에오믹접촉한드레인전극과, 상기소스전극과상기드레인전극상에위치하고상기게이트리쎄스영역에대응되는개구부를구비하여상기게이트리쎄스영역을노출시키는절연층과, 상기절연층상에서상기소스전극과상기드레인전극사이에위치한제1 전계전극과, 상기절연층상에서상기제1 전계전극과전기적으로연결된게이트전극및 상기기판의제2 면상에제공되며상기비아홀을통해상기활성층과접촉되는제2 전계전극을포함한다.
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