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公开(公告)号：KR100549223B1
公开(公告)日：2006-02-03
申请号：KR1020030096029
申请日：2003-12-24
Applicant: 한국전자통신연구원
IPC: H03B5/08
CPC classification number: H03B5/1231 , H03B5/1215 , H03B5/1221 , H03B5/1243
Abstract: 본 발명은 무선통신 단말기(wireless communication terminal)에 사용되는 전압제어발진기(VCO: Voltage-Controlled Oscillator)로 전류궤환 회로(current feedback network)를 내장한 구조이다. 이와 같은 전류궤환 회로를 내장한 전압제어발진기는 높은 입력임피던스와 낮은 출력임피던스를 나타내므로 외부 부하와의 격리도가 좋아서 부하에 의해서 발진기 전체 회로의 양호도(Q-factor)가 나빠지는 것이 방지된다. 본 발명의 전류 궤환형 전압제어발진기는 정궤환(positive feedback)을 발생시키는 LC 공진회로가 있으며, LC 공진기의 가변 커패시터를 조정해서 더 넓은 주파수 범위에서 부성저항(negative resistance)을 갖게 하였다. 또한 정궤환 루프(loop)에 부스팅 인덕터를 삽입시켜서 더 큰 부성저항을 갖게 해서 회로 제작시 발생하는 기생 저항성분때문에 발진이 발생하지 않는 것을 보완하였다.
전류궤환형 전압제어발진기(voltage-controlled oscillator using current feedback network) 부스팅 인덕터(boosting inductor), 궤환 루프(feedback loop).-
公开(公告)号：KR1020160149361A
公开(公告)日：2016-12-28
申请号：KR1020150086013
申请日：2015-06-17
Applicant: 한국전자통신연구원
CPC classification number: H03K5/135 , H03K2005/00052 , H03L7/081 , H03L2207/50
Abstract: 본발명에따른기준클록신호에대응하여출력클록신호를생성하는위상고정루프는, 상기출력클록신호로부터제 1 시간지연을가지는제 1 인터폴레이터클록신호를생성하는제 1 위상인터폴레이터, 상기출력클록신호로부터제 2 시간지연을가지는제 2 인터폴레이터클록신호를생성하는제 2 위상인터폴레이터, 상기제 1 및제 2 인터폴레이터클록신호들중 하나를소정의비율로선택하도록제어하는인터폴레이터제어신호를생성하는인터폴레이터제어기, 상기인터폴레이터제어신호에따라상기제 1 및제 2 인터폴레이터클록신호들중 하나를선택하는멀티플렉서, 상기제 1 및제 2 인터폴레이터클록신호들중 선택된하나를분주하여분주클록신호를생성하는분주기, 그리고상기기준클록신호및 상기분주클록신호사이의위상차이에대응하여상기출력클록신호의주파수를제어하는디지털제어발진기를포함한다.
Abstract translation: 提供了一种产生对应于参考时钟信号的输出时钟信号的锁相环（PLL），PLL包括第一相位内插器，其被配置为产生具有来自输出时钟信号的第一时间延迟的第一内插时钟信号，以及 第二相位插值器被配置为产生具有来自输出时钟信号的第二时间延迟的第二内插时钟信号。 基于多路复用第一内插时钟信号和第二内插时钟信号，PLL控制输出时钟信号的频率。
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公开(公告)号：KR101292669B1
公开(公告)日：2013-08-02
申请号：KR1020090101148
申请日：2009-10-23
Applicant: 한국전자통신연구원
Abstract: 본 발명은 TDC(Time to Digital Converter)를 포함한 위상검출기로부터 지연위상( ) 과 TDC 오차가 포함된 위상오차(Phase_e0)를 입력 받아 상기 TDC의 오차를 N(N은 자연수)배 높은 시간해상도를 가지도록 보정하는 TDC 오차 보정 장치에 관한 것으로, 상기 장치는 상기 지연위상을 N(N은 자연수)배 세분화시켜 제1 내지 제(N-1) 분할지연위상을 생성하는 분할 곱셈부; 상기 위상오차에 상기 제1 내지 제(N-1) 분할지연위상을 각각 더하여, 제1 내지 제(N-1) 위상오차를 생성하는 덧셈부; 및 상기 위상오차와 제1 내지 제(N-1) 위상오차 중에서, 실제 위상오차와 가장 근접한 값을 가지는 위상오차 보정값을 획득하는 비교부를 포함할 수 있다.
TDC, ADPLL, TDC 오차, 지연위상, 위상오차-
公开(公告)号：KR1020100063636A
公开(公告)日：2010-06-11
申请号：KR1020090055584
申请日：2009-06-22
Applicant: 한국전자통신연구원
CPC classification number: H01L28/40 , H03B5/1228 , H03B5/1243 , H03B2201/0208 , H03L7/099
Abstract: PURPOSE: A capacitor with variable capacitance and a digital control oscillator thereof are provided to reduce power consumption or the area of a chip by reducing the use of a digital circuit block which is used for improving the frequency resolution of a digital phase locked loop frequency synthesizer. CONSTITUTION: A lamination structure(10) comprises a plurality of metal layers including a first metal layer(111) and a plurality of dielectric layers(121,122) which are inserted between a plurality of metal layers. A switching unit, which has at least one switch, is connected to at least one metal layer among the metal layers excluding the first metal layer. The first metal layer and one end of the switch are used as a positive terminal of the capacitor. Two or more capacitances are provided through the short-circuit and open control of the switch.
Abstract translation: 目的：提供具有可变电容的电容器及其数字控制振荡器，以通过减少用于提高数字锁相环频率合成器的频率分辨率的数字电路块的使用来降低功耗或芯片面积 。 构成：层叠结构（10）包括多个金属层，包括插入在多个金属层之间的第一金属层（111）和多个电介质层（121,122）。 具有至少一个开关的切换单元连接到除了第一金属层之外的金属层中的至少一个金属层。 第一金属层和开关的一端用作电容器的正极。 通过开关的短路和开路控制提供两个或多个电容。
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公开(公告)号：KR1020100062806A
公开(公告)日：2010-06-10
申请号：KR1020090023897
申请日：2009-03-20
Applicant: 한국전자통신연구원
CPC classification number: H03L7/1075 , H03L7/085 , H03L7/093 , H03L7/1976
Abstract: PURPOSE: A frequency adjustment loop is provided to form a lock state of the frequency adjustment loop within fast time by moving an output frequency of an oscillator to wanting frequency band. CONSTITUTION: An oscillator(140) controls an output frequency according to inputted control bit. A programmable divider(150) divides the output frequency of the oscillator according to varied dividing ratio. A counter unit(110) is inputted an output signal of the programmable divider and a reference frequency. The counter unit measures a clock number of the output signal of the divider in one period of the reference frequency. A frequency detector(120) outputs the value tacking out from the clock number outputted from the counter unit in a standard comparison value to a control bit of the oscillator. The programmable divider decides the divide ratio about the output signal of the oscillator by receiving a feedback the clock number outputted from the counter unit.
Abstract translation: 目的：通过将振荡器的输出频率移动到想要的频带，提供频率调整回路以在快速时间内形成频率调节回路的锁定状态。 构成：振荡器（140）根据输入的控制位控制输出频率。 可编程分频器（150）根据分频比分频振荡器的输出频率。 计数器单元（110）输入可编程分频器的输出信号和参考频率。 计数器单元在参考频率的一个周期内测量分频器的输出信号的时钟数。 频率检测器（120）将从标准比较值中的从计数器单元输出的时钟编号输出的值输出到振荡器的控制位。 可编程分频器通过从计数器单元输出的时钟数字接收反馈来决定关于振荡器输出信号的分频比。
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Patent Agency Ranking
公开(公告)号：KR100942697B1
公开(公告)日：2010-02-16
申请号：KR1020070121639
申请日：2007-11-27
Applicant: 한국전자통신연구원
IPC: H03B5/12
CPC classification number: H03B5/1231 , H03B5/1212 , H03B5/1215 , H03B5/1221 , H03B5/1253
Abstract: 본 발명은 커패시티브-디제너레이션 이중교차결합 전압제어발진기에 관한 것으로, 공진부의 제1 및 제2 출력노드에 교차 결합된 발진 트랜지스터쌍을 구비하여 발진 동작을 수행하는 주교차 결합 발진부; 및 상기 공진부의 제1 및 제2 출력노드와 상기 주교차 결합 발진부의 트랜지스터쌍에 대해 교차 결합된 정궤환 트랜지스터쌍과 상기 정궤환 트랜지스터쌍의 에미터간에 연결된 디제너레이션 커패시턴스를 구비하여, 상기 주교차 결합 발진부의 부성 저항을 증대시키는 보조교차 결합 발진부를 포함하여 구성되며, 이에 의하여 최대획득가능 발진 주파수를 증대하면서 입력 커패시턴스는 감소될 수 있도록 한다.
전압제어발진기, 커패시티브-디제너레이션, 이중교차결합, 부성 저항-
公开(公告)号：KR100849428B1
公开(公告)日：2008-07-30
申请号：KR1020070046872
申请日：2007-05-15
Applicant: 한국전자통신연구원
IPC: H01F27/00
Abstract: 본 발명은 분기 구조를 갖는 대칭형 인덕터 및 그 제조방법에 관한 것이다. 본 대칭형 인덕터는 기판 상에 형성되며 나선형 구조로 입력부와 출력부가 중심축에 대해 상호 대칭을 이루도록 형성된 제1 금속 배선; 상기 제1 금속 배선과 평행하게 상기 제1 금속 배선 상에 배치되며 나선 형태의 제2 금속 배선; 및 상기 제1 금속 배선과 상기 제2 금속 배선을 전기적으로 연결하는 비아(via)를 포함한다.
이에 따라, 우수한 충실도(Q factor)를 발생시키면서 위상 잡음 특성을 개선할 수 있으며, 입력부 및 출력부의 소신호 특성을 향상시켜 더욱 우수한 충실도(Q)를 발생시키고, 최대 충실도(Q)가 발생하는 주파수를 임의의 대역으로 조정할 수 있다.
분기 구조를 갖는 대칭형 인덕터, 인덕턴스, 충실도(Q Factor)-
公开(公告)号：KR1020070061243A
公开(公告)日：2007-06-13
申请号：KR1020060074089
申请日：2006-08-07
Applicant: 한국전자통신연구원
IPC: H03L7/16
CPC classification number: H03K23/667 , H03L7/0898 , H03L7/093 , H03L7/099 , H03L7/193
Abstract: A wide band multi mode frequency combiner and a variable divider are provided to reduce power consumption and an implementation area by embedding a multi mode pre-scaler. A wide band multi mode frequency variable divider includes a pre-scaler(301), a main counter(307), and a swallow counter(308). The pre-scaler selects one of dual division values according to an external frequency band selection signal. The main counter counts the number of output pulses of the pre-scaler. The swallow counter indicates an interval which is divided by the specific division value among the dual division values. The variable divider divides an oscillation signal which is applied from the outside by a designated integer value, and outputs the divided value as a feedback signal.
Abstract translation: 提供宽带多模式频率组合器和可变分频器以通过嵌入多模式预分频器来降低功耗和实现区域。 宽带多模式频率可变分频器包括预分频器（301），主计数器（307）和吞咽计数器（308）。 预分频器根据外部频带选择信号选择双分频值之一。 主计数器计数预分频器的输出脉冲数。 吞咽计数器指示除以二分割值之间的特定分割值的间隔。 可变分频器将从外部施加的振荡信号除以指定的整数值，并将该分频值作为反馈信号输出。
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公开(公告)号：KR1020070061233A
公开(公告)日：2007-06-13
申请号：KR1020060071106
申请日：2006-07-28
Applicant: 한국전자통신연구원
IPC: H03B5/08
CPC classification number: H03B5/1231 , H03B5/1212 , H03B5/1243 , H03B2200/0074
Abstract: A low phase noise differential LC tank VCO(Voltage Controlled Oscillator) having a current negative feedback circuit is provided to constrain the noises of a lower frequency and a high frequency generated from a couple of cross connections and a tail current source by installing a current negative feedback circuit on a differential emitter-degeneration VCO. A low phase noise differential LC tank VCO with a current negative feedback circuit includes an LC tank resonant unit(200), first and second oscillation transistors(211,212), first and second emitter driving units(320-1,320-2), and first and second negative feedback transistors(341,342). The LC tank resonant unit provides an inductance and a capacitance between a power voltage terminal and a first connection terminal, and between the power voltage terminal and a second connection terminal. The first and second oscillation transistors are connected to the first connection terminal and the second connection terminal, and form a collector-base cross connection. The first and second emitter driving units(320-1,320-2) are operated as a current source for driving each oscillation transistor(211,212). The first and second negative feedback transistors(341,342) receive an emitter output of each of the oscillation transistors, offsets influence of a noise which is applied and amplified in a base of the oscillation transistors.
Abstract translation: 提供具有电流负反馈电路的低相位噪声差分LC槽VCO（压控振荡器），以通过安装电流负极来约束由一对交叉连接和尾电流源产生的较低频率和高频的噪声 差分发射极退化VCO上的反馈电路。 具有电流负反馈电路的低相位噪声差分LC槽VCO包括LC箱谐振单元（200），第一和第二振荡晶体管（211,212），第一和第二发射极驱动单元（320-1,320-2），以及第一和 第二负反馈晶体管（341,342）。 LC箱谐振单元在电源电压端子和第一连接端子之间以及电源电压端子和第二连接端子之间提供电感和电容。 第一和第二振荡晶体管连接到第一连接端子和第二连接端子，并形成集电极 - 基极交叉连接。 第一和第二发射极驱动单元（320-1,320-2）作为用于驱动每个振荡晶体管（211,212）的电流源工作。 第一和第二负反馈晶体管（341,342）接收每个振荡晶体管的发射极输出，抵消在振荡晶体管的基极中施加和放大的噪声的影响。
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公开(公告)号：KR1020170083816A
公开(公告)日：2017-07-19
申请号：KR1020160003157
申请日：2016-01-11
Applicant: 한국전자통신연구원
CPC classification number: H03L7/0991 , H03L7/081 , H03L7/085 , H03L7/091 , H03L7/093 , H03L7/18 , H03L7/183
Abstract: 본발명은스퍼(spurious) 잡음을최소화할수 있도록한 디지털위상고정루프에관한것이다. 본발명의실시예에의한디지털위상고정루프는디지털코드에대응하여출력발진신호를생성하기위한디지털제어발진기와, 위상제어부로부터의위상제어코드에대응하여상기출력발진신호를위상보간하기위한위상변조부와, 기준클럭신호와상기위상변조부로부터출력되는변조클럭신호의시간차를이용하여에러코드를생성하기위한시간디지털변환부와, 상기위상제어코드및 상기에러코드에대응하여상기위상보간시발생되는위상천이에러를보상하기위한딜레이코드를생성하는에러검출부와, 상기기준클럭신호및 상기변조클럭신호중 적어도하나를지연하여상기시간디지털변환부로공급하기위한지연부와, 상기딜레이코드에대응하여상기지연부를제어하기위한제 1디코더를구비한다.
Abstract translation: 数字锁相环技术领域本发明涉及一种使寄生噪声最小化的数字锁相环。 数字锁相环根据本发明的一个实施例环路是一个数字控制振荡器，并且响应于所述码相位的相位控制robuteoui相位控制的相位内插的输出振荡信号调制器，用于响应产生输出振荡信号提供给所述数字代码部分 时间数字转换器，用于通过使用参考时钟信号和从相位调制器输出的调制时钟信号之间的时间差来产生错误代码; 延迟单元，用于延迟参考时钟信号和调制时钟信号中的至少一个，并将延迟后的信号提供给时间数字转换单元; 和一个用于控制单元的第一个解码器。
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