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    FinFET mit verschmolzenen Rippen und vertikalem Silicid
    15.
    发明专利
    FinFET mit verschmolzenen Rippen und vertikalem Silicid 未知

    公开(公告)号：DE112012004934T5

    公开(公告)日：2014-09-11

    申请号：DE112012004934

    申请日：2012-12-24

    Applicant: IBM

    Inventor： BRYANT ANDRES ,  BASKER VEERARAGHAVAN S ,  LEOBANDUNG EFFENDI ,  LIN CHUNG-HSUN ,  STANDAERT THEORDORUS E ,  BU HUIMING ,  HAENSCH WILFRIED ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

    IPC: H01L27/12 ,  H01L21/336 ,  H01L29/78

    Abstract: Es wird ein Verfahren zur Fertigung einer FinFET-Einheit bereitgestellt. Über einer BOX-Schicht werden Rippenstrukturen gebildet. Die Rippenstrukturen weisen eine Halbleiterschicht auf und verlaufen in eine erste Richtung. Auf der BOX-Schicht wird über den Rippenstrukturen ein Gate-Stapel gebildet, der in eine zweite Richtung verläuft. Der Gate-Stapel weist eine High-k-Dielektrikumsschicht und ein Metall-Gate auf. Auf Seitenwänden des Gate-Stapels werden Gate-Abstandshalter gebildet, und eine Epi-Schicht wird abgeschieden, um die Rippenstrukturen miteinander zu verschmelzen. Ionen werden implantiert, um Source- und Drain-Gebiete zu bilden, und auf Seitenwänden der Gate-Abstandshalter werden Dummy-Abstandshalter gebildet. Die Dummy-Abstandshalter werden als Maske zur Vertiefung oder vollständigen Entfernung eines freiliegenden Abschnitts der Epi-Schicht verwendet. Durch Silicidierung werden Silicid-Gebiete gebildet, die an die Source- und Drain-Gebiete angrenzen und jeweils einen vertikalen Abschnitt aufweisen, der auf der vertikalen Seitenwand des Source- oder Drain-Gebiets liegt.

    SOI-FinFET mit vertieften verschmolzenen Rippen und Schicht zur verbesserten Spannungskopplung
    16.
    发明专利
    SOI-FinFET mit vertieften verschmolzenen Rippen und Schicht zur verbesserten Spannungskopplung 未知

    公开(公告)号：DE112012004932T5

    公开(公告)日：2014-09-11

    申请号：DE112012004932

    申请日：2012-11-01

    Applicant: IBM

    Inventor： BU HUIMING ,  LEOBANDUNG EFFENDI ,  STANDAERT THEODORUS E ,  YEH CHUN-CHEN ,  BASKER VEERARAGHAVAN S ,  YAMASHITA TENKO

    IPC: H01L27/088

    Abstract: FinFETs und Verfahren zur Herstellung von FinFETs mit einer vertieften Verspannungsschicht. Ein Verfahren schließt das Bereitstellen eines SOI-Substrats mit Rippen, das Bilden eines Gates über den Rippen, das Bilden eines Versatz-Abstandshalters auf dem Gate, das epitaktische Züchten einer Dünnschicht zum Verschmelzen der Rippen, das Abscheiden eines Dummy-Abstandshalters um das Gate herum und das Vertiefen der verschmolzenen epitaktischen Dünnschicht ein. Auf der vertieften verschmolzenen epitaktischen Dünnschicht wird dann ein Silicid gebildet, gefolgt von der Abscheidung einer Verspannungsdünnschicht über dem FinFET. Durch Verwenden eines Prozesses mit vertiefter und verschmolzener Epitaxieschicht kann ein MOSFET mit einem vertikalen Silicid (d. h., senkrecht zum Substrat) gebildet werden. Das senkrechte Silicid verbessert den Ausbreitungswiderstand.

    Finfet with merged fins and vertical silicide
    17.
    发明专利
    Finfet with merged fins and vertical silicide 未知

    公开(公告)号：GB2511445A

    公开(公告)日：2014-09-03

    申请号：GB201408705

    申请日：2012-12-24

    Applicant: IBM

    Inventor： BRYANT ANDRES ,  BASKER VEERARAGHAVAN S ,  BU HUIMING ,  LEOBANDUNG EFFENDI ,  HAENSCH WILFRIED ,  LIN CHUNG-HSUN ,  STANDAERT THEORDORUS E ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

    IPC: H01L29/417 ,  H01L29/66

    Abstract: A method is provided for fabricating a finFET device. Fin structures are formed over a BOX layer. The fin structures include a semiconductor layer and extend in a first direction. A gate stack is formed on the BOX layer over the fin structures and extending in a second direction. The gate stack includes a high-K dielectric layer and a metal gate. Gate spacers are formed on sidewalls of the gate stack, and an epi layer is deposited to merge the fin structures. Ions are implanted to form source and drain regions, and dummy spacers are formed on sidewalls of the gate spacers. The dummy spacers are used as a mask to recess or completely remove an exposed portion of the epi layer. Silicidation forms silicide regions that abut the source and drain regions and each include a vertical portion located on the vertical sidewall of the source or drain region.

    Source-drain extension formation in replacement metal gate transistor device
    18.
    发明专利
    Source-drain extension formation in replacement metal gate transistor device 未知

    公开(公告)号：GB2497849A

    公开(公告)日：2013-06-26

    申请号：GB201222136

    申请日：2012-12-10

    Applicant: IBM

    Inventor： YAMASHITA TENKO ,  DIVAKARUNI RAMACHANDRA ,  BU HUIMING ,  SHANG HUILING ,  CHUNG-HSUN LIN ,  ANDO TAKASHI ,  DORIS BRUCE B

    IPC: H01L29/66 ,  H01L29/78

    Abstract: A method to fabricate a field effect transistor includes forming on a surface of a semiconductor 10 a dummy gate structure comprised of a plug 14, forming a first spacer 18 surrounding the plug, the first spacer being a sacrificial spacer, and performing an angled ion implant so as to implant a dopant species into the surface of the semiconductor adjacent to an outer sidewall of the first spacer to form source and drain extension regions 20, such that the implanted species extends under the outer sidewall of the first spacer by an amount that is a function of the angle of the ion implant. The method further includes performing a laser anneal to activate the source and drain extension implants. In further processing, a second spacer is formed surrounding the first spacer, the first spacer and dummy gate are removed to form an opening and a gate stack is deposited in the opening.

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