公开(公告)号：BR112014022727A2

公开(公告)日：2021-07-27

申请号：BR112014022727

申请日：2012-11-15

Applicant: IBM

Inventor： CHRISTIAN JACOBI ,  ERIC MARK SCHWARZ ,  JONATHAN DAVID BRADBURY ,  MICHAEL KARL GSCHWIND ,  TIMOTHY SLEGEL

IPC: G06F12/10

Abstract: instrução para carregar dados até uma fronteira de memória específica indicada pela instrução. uma instrução de carga para bloquear limite é provida que carrega um número variável de bytes de dados para um registrador enquanto garantindo que um limite de memória especificado não é cruzado. o limite pode ser especificado de um número de modos, incluindo, mas não limitado a um valor variável no texto da instrução, um valor de texto de instrução fixada codificado no opcode, ou um limite com base no registrador.

公开(公告)号：BR112016021216A2

公开(公告)日：2021-06-08

申请号：BR112016021216

申请日：2015-02-23

Applicant: IBM

Inventor： CHRISTIAN JACOBI ,  DAN GREINER ,  DONALD WILLIAM SCHMIDT ,  MARCEL MITRAN ,  TIMOTHY SLEGEL

IPC: G06F9/30 ,  G06F9/38 ,  G06F9/455 ,  G06F9/46

Abstract: instrução de fim de transção condicional uma instrução de fim de transação condicional é fornecida que permite que um programa em execução em um modo de execução transacional não restrito inspecione um local de armazenamento que é modificado por qualquer outra unidade de processamento central ou o subsistema de entrada / saída. com base nos dados inspecionados, a execução transacional pode ser encerrada ou interrompida, ou a decisão de encerrar / interromper pode ser adiada, por exemplo, até que um evento predefinido ocorra. por exemplo, quando a instrução é executada, o processador está num modo de execução da transação não restrita, e a profundidade de sobreposição de transação é uma no início da instrução, um segundo operando da instrução é inspecionado, e com base nos dados inspecionados, a execução da transação pode ser terminada ou interrompida, ou a decisão de terminar / abortar pode ser adiada, por exemplo, até que um evento predefinido ocorra, tal como o valor do segundo operando torna-se um valor pré-especificado, ou um intervalo de tempo for excedido.

公开(公告)号：GB2577468A

公开(公告)日：2020-03-25

申请号：GB202000448

申请日：2018-06-14

Applicant: IBM

Inventor： MARTIN RECKTENWALD ,  CHRISTIAN JACOBI ,  JOHANNES CHRISTIAN REICHART ,  MARKUS MICHAEL HELMS

IPC: G06F12/0875 ,  G06F9/455 ,  G06F12/1009 ,  G06F12/1027

Abstract: Disclosed herein is a virtual cache directory in a processor that eliminates address translations when the virtual address and the real address in the cache directory are the same. The processor is configured to support virtual memory and multiple threads. The virtual cache directory includes a plurality of directory entries, each entry is associated with a cache line. Each cache line has a tag. The tag includes a logical address, an address space identifier, a real address bit indicator, and virtual address to real address indicator. This virtual address to real address indicator indicates if the logical address and the real address are the same. When activated, address translation is not performed.

公开(公告)号：BR112017007442A2

公开(公告)日：2018-01-16

申请号：BR112017007442

申请日：2015-09-14

Applicant: IBM

Inventor： BERND NERZ ,  CHRISTIAN JACOBI ,  DAMIAN OSISEK ,  DAN GREINER ,  DONALD WILLIAM SCHMIDT ,  FADI YUSUF BUSABA ,  FRANK LEHNERT ,  JEFFREY PAUL KUBALA ,  JONATHAN DAVID BRADBURY ,  LISA HELLER ,  MARK FARRELL ,  TIMOTHY SLEGEL

IPC: G06F9/455 ,  G06F9/48

Abstract: um sistema e método de implementação de um roteamento de prioridade modificado de uma interrupção de entrada/ saída (e / s). o sistema e método determina se a interrupção de e / s encontra-se pendente para um núcleo e se qualquer um de uma pluralidade de threads host do núcleo está habilitado para processamento de thread host da interrupção de acordo com a determinação de que a interrupção de e/s está pendente. além disso, o sistema e método determina se, pelo menos, uma da pluralidade de threads host habilitada para processamento de thread host é um estado de espera e, de acordo com a determinação de que a, pelo menos, uma da pluralidade de threads host habilitada para processamento de thread host está no estado de espera, encaminha a interrupção de e / s para uma thread host habilitada para o processamento de thread host e no estado de espera.

公开(公告)号：GB2486155B

公开(公告)日：2017-04-19

申请号：GB201206367

申请日：2010-12-13

Applicant: IBM

Inventor： CHRISTIAN JACOBI ,  BRIAN WILLIAM THOMPTO ,  GREGORY WILLIAM ALEXANDER ,  KHARY JASON ALEXANDER ,  BRIAN WILLIAM CURRAN ,  JAMES RUSSELL MITCHELL ,  JONATHAN TING HSIEH ,  BRIAN ROBERT PRASKY

IPC: G06F9/38

公开(公告)号：PT2834736T

公开(公告)日：2017-04-03

申请号：PT12878682

申请日：2012-11-22

Applicant: IBM

Inventor： DAN GREINER ,  TIMOTHY SLEGEL ,  CHRISTIAN JACOBI

IPC: G06F9/46 ,  G06F9/30 ,  G06F9/38

公开(公告)号：GB2633234A

公开(公告)日：2025-03-05

申请号：GB202416054

申请日：2023-03-30

Applicant: IBM

Inventor： ASHRAF ELSHARIF ,  RICHARD BRANCIFORTE ,  GREGORY ALEXANDER ,  DEANNA POSTLES DUNN BERGER ,  TIMOTHY BRONSON ,  AARON TSAI ,  TAYLOR PRITCHARD ,  MARKUS KALTENBACH ,  CHRISTIAN JACOBI ,  MICHAEL BLAKE

IPC: G06F12/0811 ,  G06F12/0897

Abstract: A computer system includes a processor core and a memory system in signal communication with the processor core. The memory system includes a first cache and a second cache. The first cache is arranged at a first level of a hierarchy in the memory system and is configured to store a plurality of first-cache entries. The second cache is arranged at a second level of the hierarchy that is lower than the first level, and stores a plurality of second-cache entries. The first cache maintains a directory that contains information for each of the first-cache entries. The second cache maintains a shadow pointer directory (SPD) that includes one or more SPD entries that maps each of the first-cache entries to a corresponding second cache entry at a lower-level cache location.

公开(公告)号：GB2576288B

公开(公告)日：2022-09-28

申请号：GB201917044

申请日：2018-05-21

Applicant: IBM

Inventor： JANG-SOO LEE ,  CHRISTIAN JACOBI ,  CHRISTIAN ZOELLIN ,  DAVID LEE ,  JANE BARTIK ,  ANTHONY SAPORITO

IPC: G06F9/38

Abstract: Embodiments of the present invention are directed to a computer-implemented method for generating and verifying hardware instruction traces including memory data contents. The method includes initiating an in-memory trace (IMT) data capture for a processor, the IMT data being an instruction trace collected while instructions flow through an execution pipeline of the processor. The method further includes capturing contents of architected registers of the processor by: storing the contents of the architected registers to a predetermined memory location, and causing a load-store unit (LSU) to read contents of the predetermined memory location.

公开(公告)号：IL283865D0

公开(公告)日：2021-07-29

申请号：IL28386521

申请日：2021-06-09

Applicant: IBM ,  CHRISTOPH RAISCH ,  MARCO KRAEMER ,  FRANK SIEGFRIED LEHNERT ,  MATTHIAS KLEIN ,  JONATHAN D BRADBURY ,  CHRISTIAN JACOBI ,  BRENTON BELMAR ,  PETER DANA DRIEVER

Inventor： CHRISTOPH RAISCH ,  MARCO KRAEMER ,  FRANK SIEGFRIED LEHNERT ,  MATTHIAS KLEIN ,  JONATHAN D BRADBURY ,  CHRISTIAN JACOBI ,  BRENTON BELMAR ,  PETER DANA DRIEVER

IPC: G06F9/30 ,  G06F13/16 ,  G06F13/42

Abstract: An input/output store instruction is handled. A data processing system includes a system nest coupled to at least one input/output bus by an input/output bus controller. The data processing system further includes at least a data processing unit including a core, system firmware and an asynchronous core-nest interface. The data processing unit is coupled to the system nest via an aggregation buffer. The system nest is configured to asynchronously load from and/or store data to at least one external device which is coupled to the at least one input/output bus. The data processing unit is configured to complete the input/output store instruction before an execution of the input/output store instruction in the system nest is completed. The asynchronous core-nest interface includes an input/output status array with multiple input/output status buffers.

公开(公告)号：GB2577845B

公开(公告)日：2020-09-23

申请号：GB202000470

申请日：2018-06-14

Applicant: IBM

Inventor： CHRISTIAN ZOELLIN ,  CHRISTIAN JACOBI ,  CHUNG-LUNG K SHUM ,  MARTIN RECKTENWALD ,  ANTHONY SAPORITO ,  AARON TSAI

IPC: G06F12/0815

Abstract: A method and a system detects a cache line as a potential or confirmed hot cache line based on receiving an intervention of a processor associated with a fetch of the cache line. The method and system include suppressing an action of operations associated with the hot cache line. A related method and system detect an intervention and, in response, communicates an intervention notification to another processor. An alternative method and system detect a hot data object associated with an intervention event of an application. The method and system can suppress actions of operations associated with the hot data object. An alternative method and system can detect and communicate an intervention associated with a data object.