公开(公告)号：DE102006046182B4

公开(公告)日：2010-11-11

申请号：DE102006046182

申请日：2006-09-29

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM

IPC: H01L23/50 ,  H01L21/60 ,  H01L21/768 ,  H01L23/485 ,  H01L23/522

公开(公告)号：DE50313093D1

公开(公告)日：2010-10-28

申请号：DE50313093

申请日：2003-04-10

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  TEWS HELMUT

IPC: C25D5/50 ,  H01L21/768 ,  C25D7/12 ,  H01L21/28 ,  H01L21/3205

公开(公告)号：DE50312845D1

公开(公告)日：2010-08-12

申请号：DE50312845

申请日：2003-03-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  HOLZ JUERGEN

IPC: H01L21/768 ,  H01L23/522 ,  H01L21/822 ,  H01L27/04

公开(公告)号：DE102010000033A1

公开(公告)日：2010-07-29

申请号：DE102010000033

申请日：2010-01-11

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  POSTNIKOV SERGEI ,  SCHULZ THOMAS ,  ARNIM KLAUS VON

IPC: H01L21/283 ,  G03F7/20 ,  H01L21/8244 ,  H01L27/11

Abstract: Ein Verfahren zum Herstellen eines Halbleiterbauelements beinhaltet: Abscheiden einer Hartmaskenschicht auf eine Schicht des Halbleiterbauelements, selektives Ätzen einer Struktur aus kontinuierlichen Linien in der Hartmaskenschicht, Abscheiden einer Antireflexbeschichtung über verbleibenden Abschnitten der Hartmaskenschicht, Abscheiden einer Fotoresistschicht auf der Antireflexbeschichtung, Strukturieren der Fotoresistschicht mit mehreren Isolationsgräben über einen Lithografieprozess, wobei sich jeder der Isolationsgräben senkrecht zu Abschnitten mindestens einer der kontinuierlichen Linien der darunterliegenden Hartmaskenschicht erstreckt und diese kreuzt, wobei jeder Isolationsgraben eine Anfangsbreite aufweist. Das Verfahren beinhaltet weiterhin: Reduzieren der Breite jedes der Isolationsgräben von der Anfangsbreite auf eine gewünschte Breite über einen Schrumpfprozess, Ätzen der unter den Isolationsgräben liegenden Antireflexbeschichtung, um schneidende Abschnitte der darunterliegenden kontinuierlichen Linien zu exponieren und Ätzen der exponierten schneidenden Abschnitte der darunterliegenden kontinuierlichen Linien der Hartmaskenschicht zum Ausbilden einer Struktur von Liniensegmenten mit Linienenden, die durch die gewünschte Breite getrennt sind.

公开(公告)号：DE102009044967A1

公开(公告)日：2010-05-27

申请号：DE102009044967

申请日：2009-09-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ADLER BERND ,  BARTH HANS-JOACHIM ,  HANKE ANDRE ,  JENAI SNEZANA ,  KOERNER HEINRICH ,  MORINAGA JIRO ,  NAGY OLIVER

IPC: H01L23/66 ,  H01L23/48 ,  H01L25/16 ,  H01L27/12

Abstract: Structures of a system on a chip are disclosed. In one embodiment, the system on a chip (SoC) includes an RF component disposed on a first part of a substrate, a semiconductor component disposed on a second part of the substrate, the semiconductor component and the RF component sharing a common boundary, and a conductive cage disposed enclosing the RF component. The conductive cage shields the semiconductor component from electromagnetic radiation originating from the RF circuit.

公开(公告)号：DE102007043710B4

公开(公告)日：2010-01-28

申请号：DE102007043710

申请日：2007-09-13

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM

IPC: H01L23/522 ,  H01L21/283 ,  H01L21/60

Abstract: An integrated circuit semiconductor device includes a substrate, a deep via within the substrate which is provided with a dielectric cladding in contact with the substrate, metal fill located within the deep via and defining an upper surface, interconnect wiring, and a dielectric layer located above the deep via and a void between the upper surface of the metal fill and the dielectric layer. The interconnect wiring layer contacts the metal fill laterally.

公开(公告)号：DE50213711D1

公开(公告)日：2009-09-03

申请号：DE50213711

申请日：2002-09-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM

IPC: H01L21/768

公开(公告)号：DE602004003476T2

公开(公告)日：2007-09-20

申请号：DE602004003476

申请日：2004-02-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  FELSNER PETRA ,  KALTALIOGLU ERDEM ,  KERST UWE ,  SCHAFBAUER THOMAS

IPC: H01G4/06 ,  H01G4/228 ,  H01G4/33 ,  H01G4/40 ,  H01L21/768 ,  H01L21/77 ,  H01L21/8242 ,  H01L27/02 ,  H01L27/108

Abstract: In a method of fabricating a semiconductor device, a level of metal is formed within an interval dielectric. The level of metal includes a first metal line separated from a second metal line by a region of the interlevel dielectric. The region of interlevel dielectric is removed between the first metal line and the second metal line. A high-k dielectric is formed between the first metal line and the second metal line in the region where the interlevel dielectric was removed such that a capacitor is formed by the first metal line, the second metal line and the high-k dielectric.

公开(公告)号：DE102005022017B3

公开(公告)日：2006-10-26

申请号：DE102005022017

申请日：2005-05-12

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  SEIDL HARALD

IPC: H01L21/58 ,  H01L21/301 ,  H01L25/04

Abstract: The method involves superimposing isolated (CH2) and non-isolated semiconductor chips on a connection layer. An intermediate space between the isolated chips is filled with a stabilization layer. A wafer with the non-isolated chips is thinned and sawed to manufacture an isolated chip stack. The layer is held at a chemical mechanical polishing (CMP)- or etched stop layer (4B) during the thinning process. An independent claim is also included for a chip stack with two sets of semiconductor chips.

公开(公告)号：DE102011054120B4

公开(公告)日：2019-01-24

申请号：DE102011054120

申请日：2011-09-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  BEER GOTTFRIED ,  PLAGMANN JOERN ,  POHL JENS ,  ROBL WERNER ,  STEINER RAINER ,  VAUPEL MATHIAS

IPC: H01L21/768 ,  H01L21/283 ,  H01L21/60 ,  H01L23/48 ,  H01L23/52

Abstract: Verfahren zum Ausbilden einer elektronischen Vorrichtung, wobei das Verfahren umfasst:Bereitstellen eines Werkstücks (1210) mit einer im Wesentlichen planaren Oberfläche (1210T);Ausbilden einer ersten Sperrschicht (410) über der im Wesentlichen planaren Oberfläche (1210T);Ausbilden einer leitenden Zwischenschicht (420) über der ersten Sperrschicht (410);Ausbilden einer zweiten Sperrschicht (430) über der leitenden Zwischenschicht (420);Ausbilden einer Keimschicht (440) über der zweiten Sperrschicht (430);Entfernen eines Abschnitts der Keimschicht (440), um einen verbleibenden Abschnitt der Keimschicht (440R) zurückzulassen und um einen Abschnitt der zweiten Sperrschicht (430) freizulegen, wobei der verbleibende Abschnitt der Keimschicht (440R) im Wesentlichen planar ist; undElektroplattieren einer Füllschicht (510) auf dem verbleibenden Abschnitt der Keimschicht (440R).