公开(公告)号：DE102014117127B4

公开(公告)日：2018-12-20

申请号：DE102014117127

申请日：2014-11-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： WACHTER ULRICH ,  WAGNER EVA ,  BEER GOTTFRIED

IPC: H01L21/50 ,  B23K26/352 ,  B23K26/40 ,  H01L21/268 ,  H01L21/60 ,  H01L21/78 ,  H01L23/28 ,  H01L23/544

Abstract: Verfahren zur Herstellung von Halbleiterbauelement-Packages, wobei das Verfahren umfasst:wenigstens teilweise Verkapselung einer Mehrzahl von Halbleiterchips mit Verkapselungsmaterial zum Ausbilden eines Verkapselungskörpers, wobei der Verkapselungskörper eine erste Hauptoberfläche und eine zweite Hauptoberfläche aufweist;Ausbilden von wenigstens einer von einer Metallschicht und einer organischen Schicht über der ersten Hauptoberfläche des Verkapselungskörpers;Entfernung von wenigstens einer Spur von der wenigstens einen von der Metallschicht und der organischen Schicht mittels Laserablation; undTeilung des Verkapselungskörpers in eine Mehrzahl von Halbleiterbauelement-Packages entlang der wenigstens einen Spur.

公开(公告)号：DE102010015903B4

公开(公告)日：2013-08-08

申请号：DE102010015903

申请日：2010-03-10

Applicant: INFINEON TECHNOLOGIES AG

Inventor： POHL JENS ,  FUERGUT EDWARD ,  BRUNNBAUER MARKUS ,  MEYER THORSTEN ,  STROBEL PETER ,  PORWOL DANIEL ,  WACHTER ULRICH

IPC: H01L21/56 ,  H01L21/58 ,  H01L23/498 ,  H01L23/538 ,  H01L23/544

Abstract: Verfahren zur Herstellung eines Halbleiterbauelements, mit den folgenden Schritten: Platzieren mehrerer Chips (104) auf einen Träger (101); Platzieren von wenigstens einem Markierungselement (120) auf dem Träger (101) relativ zu den mehreren Chips (104); Aufbringen von Einkapselungsmaterial (107) auf die mehreren Chips (104), das Markierungselement (120) und den Träger (101) zur Bildung eines Einkapselungsarbeitsstücks, wobei das Einkapselungsarbeitsstück eine dem Träger zugewandte erste Hauptseite (108) und eine zweite Hauptseite gegenüber der ersten Hauptseite (109) aufweist; wobei das Markierungselement (120) auf der dem Träger zugewandten Seite mit einem Linienmuster (130) versehen ist; Entfernen des Trägers (101) von dem Einkapselungsarbeitsstück; wobei das Linienmuster (130) jeweils von der ersten Hauptseite (108) und von der zweiten Hauptseite (109) aus optisch detektierbar ist; und Detektieren der Markierungselemente (120) durch ein der zweiten Hauptseite zugewandtes optisches Erkennungssystem.

公开(公告)号：DE102015112700A1

公开(公告)日：2016-02-04

申请号：DE102015112700

申请日：2015-08-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BEER GOTTFRIED ,  KEHRER DANIEL ,  KILGER THOMAS ,  MAIER DOMINIC ,  WACHTER ULRICH

IPC: H01L21/60 ,  H01L21/50 ,  H01L21/56 ,  H01L23/48 ,  H01L23/522

Abstract: Es wird ein Verfahren (500) zum Bilden einer Gehäuseanordnung bereitgestellt, wobei das Verfahren (500) Folgendes umfasst: das Anordnen zumindest eines Chips auf einem Träger (5002); das zumindest teilweise Verkapseln des zumindest einen Chips mit Verkapselungsmaterial, wobei das Verkapselungsmaterial so geformt wird, dass zumindest ein Teil des Trägers nicht durch das Verkapselungsmaterial bedeckt ist (5004); das Bilden einer elektrisch leitfähigen Struktur über dem Verkapselungsmaterial und auf jenem Abschnitt des Trägers, der nicht durch das Verkapselungsmaterial bedeckt ist (5006); das Entfernen des Trägers (5008); und anschließend das Bilden einer Umverteilungsstruktur über dem Chip und der elektrisch leitfähigen Struktur, wobei die Umverteilungsstruktur die elektrisch leitfähige Struktur und den Chip elektrisch koppelt (5010).

公开(公告)号：DE102014109571A1

公开(公告)日：2015-01-22

申请号：DE102014109571

申请日：2014-07-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： WACHTER ULRICH ,  KILGER THOMAS ,  MAIER DOMINIC

IPC: H01L21/52 ,  B81C1/00 ,  H01L21/60 ,  H01L25/16 ,  H01L31/00 ,  H01L33/00 ,  H04R1/04

Abstract: Ein Verfahren zum Packaging integrierter Schaltungen umfasst Bereitstellen eines geformten Substrats mit einer ersten Vielzahl funktionsfähiger Halbleiter-Dies und einer Vielzahl von Platzhaltern, die voneinander seitlich beabstandet und von einer Formmasse bedeckt sind. Die Formmasse ist gedünnt, damit mindestens einige der Platzhalter freiliegen. Die freigelegten Platzhalter werden entfernt, um Hohlräume in dem geformten Substrat auszubilden. Eine zweite Vielzahl funktionsfähiger Halbleiter-Dies wird in die in dem geformten Substrat ausgebildeten Hohlräume eingesetzt. Elektrische Verbindungen werden zu der ersten Vielzahl und der zweiten Vielzahl funktionsfähiger Halbleiter-Dies auf einer nicht von der Formmasse bedeckten Seite der Dies ausgebildet.

公开(公告)号：DE102014102118A1

公开(公告)日：2014-08-28

申请号：DE102014102118

申请日：2014-02-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KILGER THOMAS ,  WACHTER ULRICH ,  MAIER DOMINIC ,  BEER GOTTFRIED

IPC: H01L21/60 ,  H01L25/07

Abstract: Diverse Halbleiterchips enthalten je eine erste Hauptfläche und eine zweite Hauptfläche gegenüber der ersten Hauptfläche. Eine erste Verkappungsschicht wird über den zweiten Hauptflächen der Halbleiterchips appliziert. Eine Elektroverdrahtungsschicht wird über den ersten Hauptflächen der ersten Halbleiterchips appliziert. Eine zweite Verkappungsschicht wird über der Elektroverdrahtungsschicht appliziert. Die Dikke der ersten Verkappungsschicht und die Dicken der ersten Halbleiterchips werden reduziert. Die Struktur kann vereinzelt werden, um mehrere Halbleiterbauelemente zu erhalten.

公开(公告)号：DE102013108196A1

公开(公告)日：2014-02-06

申请号：DE102013108196

申请日：2013-07-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FOERSTER JUERGEN ,  HARTNER WALTER ,  HIRTREITER JOSEF ,  WACHTER ULRICH

IPC: H01L21/60 ,  H01L21/283 ,  H01L23/485

Abstract: Es wird ein Verfahren zum Herstellen eines Chippackage bereitgestellt. Das Verfahren beinhaltet: Ausbilden eines elektrisch isolierenden Materials über einer Chipseite (410); selektives Entfernen mindestens eines Teils des elektrisch isolierenden Materials, wodurch in dem elektrisch isolierenden Material ein Graben ausgebildet wird (420); Abscheiden von elektrisch leitendem Material in dem Graben, wobei das elektrisch leitende Material elektrisch mit mindestens einem über der Chipseite ausgebildeten Kontaktpad verbunden wird (430); Ausbilden einer elektrisch leitenden Struktur über dem elektrisch isolierenden Material, wobei mindestens ein Teil der elektrisch leitenden Struktur in direkter physischer und elektrischer Verbindung mit dem elektrisch leitenden Material steht (440); und Abscheiden einer Fügestruktur über der elektrisch leitenden Struktur (450).

公开(公告)号：DE102013102908A1

公开(公告)日：2013-10-31

申请号：DE102013102908

申请日：2013-03-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BAUER MICHAEL ,  PORWOL DANIEL ,  WACHTER ULRICH

IPC: H01L21/56 ,  H01L21/58 ,  H01L23/29

Abstract: Bei einem Verfahren zum Herstellen einer Halbleiter-Vorrichtung werden ein Träger und mindestens ein Halbleiterchip bereitgestellt, der Halbleiterchip wird auf dem Träger angeordnet und ein faserverstärktes Verkapselungsmaterial wird auf den Halbleiterchip aufgebracht.

公开(公告)号：DE102010015903A1

公开(公告)日：2010-11-18

申请号：DE102010015903

申请日：2010-03-10

Applicant: INFINEON TECHNOLOGIES AG

Inventor： POHL JENS ,  FUERGUT EDWARD ,  BRUNNBAUER MARKUS ,  MEYER THORSTEN ,  STROBEL PETER ,  PORWOL DANIEL ,  WACHTER ULRICH

IPC: H01L21/56 ,  H01L21/58 ,  H01L23/544

Abstract: Ein Verfahren zur Halbleiterbauelementeherstellung umfasst das Platzieren mehrerer Chips (104) auf einen Träger (101). Auf die mehreren Chips und den Träger wird ein Einkapselungsmaterial (108) aufgebracht, um ein Einkapselungsarbeitsstück zu bilden. Das Einkapselungsarbeitsstück weist eine dem Träger zugewandte erste Hauptseite (108) und eine zweite Hauptseite (109) gegenüber der ersten Hauptseite auf. Ferner werden Markierungselemente (120) auf das Einkapselungsarbeitsstück relativ zu den mehreren Chips (104) aufgebracht, wobei die Markierungselemente (120) auf der ersten Hauptseite (108) und auf der zweiten Hauptseite (109) detektierbar sind.