公开(公告)号：WO2005013364A3

公开(公告)日：2005-03-24

申请号：PCT/DE2004001488

申请日：2004-07-08

Applicant: INFINEON TECHNOLOGIES AG ,  FUERGUT EDWARD ,  GOLLER BERND ,  HAGEN ROBERT-CHRISTIAN ,  JEREBIC SIMON ,  POHL JENS ,  STROBEL PETER ,  WOERNER HOLGER

Inventor： FUERGUT EDWARD ,  GOLLER BERND ,  HAGEN ROBERT-CHRISTIAN ,  JEREBIC SIMON ,  POHL JENS ,  STROBEL PETER ,  WOERNER HOLGER

IPC: H01L23/31 ,  H01L23/495 ,  H01L25/065

CPC classification number: H01L23/3128 ,  H01L23/49537 ,  H01L23/49575 ,  H01L24/45 ,  H01L24/48 ,  H01L24/97 ,  H01L25/065 ,  H01L25/0657 ,  H01L2224/05001 ,  H01L2224/05026 ,  H01L2224/05571 ,  H01L2224/056 ,  H01L2224/16 ,  H01L2224/45124 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/48465 ,  H01L2224/97 ,  H01L2225/0651 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06572 ,  H01L2225/06582 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/0101 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01057 ,  H01L2924/01058 ,  H01L2924/01068 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01322 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2224/85 ,  H01L2924/00 ,  H01L2224/05099 ,  H01L2924/00012

Abstract: The invention relates to an electronic component (1) comprising stacked semiconductor chips (3,4) and a panel (23) for producing the component (1). Said stack (2) has a flat conductor structure (8) with a chip island (9) on which a stacked semiconductor chip (4) is arranged, a first semiconductor chip (3) being arranged below the chip island. Said chip island (9) is surrounded by flat conductors (10) comprising contact columns (11). Said contact columns (11) have column contact surfaces (13) which form a coplanar complete upper side (16) together with the active upper side (5) of the first semiconductor chip (3) and upper side regions (14) of a plastic housing mass (15).

Abstract translation: 本发明涉及一种具有堆叠的半导体芯片（3,4）和用于制造部件（1）的设备（23）的电子部件（1）。 为此，在平坦的导体结构（8）用芯片岛（9）堆（2）布置，其堆叠半导体芯片（4）上，而包括第一半导体芯片（3）的位置。 芯片岛（9）被具有接触柱（11）的扁平导体（10）包围。 这些触点柱（11）具有柱的接触面（13）的第一半导体芯片（3）和顶部部分（14）的，其与有源顶部侧一起（5）形成的塑料外壳组合物（15），共面整体顶侧（16）。

公开(公告)号：WO2006060983A3

公开(公告)日：2006-09-21

申请号：PCT/DE2005002116

申请日：2005-11-23

Applicant: INFINEON TECHNOLOGIES AG ,  JEREBIC SIMON ,  STROBEL PETER

Inventor： JEREBIC SIMON ,  STROBEL PETER

IPC: H01L21/67 ,  C09J7/02 ,  H01L21/68

CPC classification number: H01L21/6835 ,  H01L21/67132 ,  H01L21/6836 ,  H01L24/27 ,  H01L24/29 ,  H01L24/83 ,  H01L2221/68322 ,  H01L2221/68327 ,  H01L2221/68359 ,  H01L2224/274 ,  H01L2224/83191 ,  H01L2224/83856 ,  H01L2924/01005 ,  H01L2924/01061 ,  H01L2924/01068 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/07802 ,  H01L2924/3512 ,  H01L2924/00

Abstract: The invention relates to a method for applying an adhesive layer (1) to thinly ground or thinned semiconductor chips (2) of a semiconductor wafer (3). To this end, the adhesive layer (1), with the aid of an adhesive film (4) made entirely of pre-curable adhesive (10), is subjected relatively early on to a process for thinly grinding, dividing and separating a semiconductor into thinned semiconductor chips (2) and, lastly, the adhesive layer is then used in the semiconductor component into which the thinned semiconductor (2) is to be fitted.

Abstract translation: 本发明涉及一种用于将粘合剂层（1）施加到半导体晶片（3）的薄地研磨或薄化的半导体芯片（2）的方法。 这里，粘接剂层（1）通过粘接剂膜的装置（4）完全由vorhärtbarem粘合剂（10）被构造，在通过研磨，切割和分离的半导体晶片减薄的方法相对较早引入到被减薄的半导体芯片（2），最后在 继续使用其中要安装变薄的半导体芯片（2）的半导体组件。

公开(公告)号：DE102019127791A1

公开(公告)日：2021-04-15

申请号：DE102019127791

申请日：2019-10-15

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SINGER FRANK ,  GRUBER MARTIN ,  MEYER THORSTEN ,  SCHARF THORSTEN ,  STROBEL PETER ,  WOETZEL STEFAN

IPC: H01L23/31 ,  H01L21/302 ,  H01L21/56

Abstract: Ein Package (100), aufweisend ein Substrat (102) mit mindestens einer ersten Aussparung (104) an einer Vorderseite (106) und mindestens einer zweiten Aussparung (108) an einer Rückseite (110), wobei das Substrat (102) durch die mindestens eine erste Aussparung (104) und die mindestens eine zweite Aussparung (108) in eine Mehrzahl separater Substratabschnitte (112) separiert ist, ein elektronisches Bauteil (114), das an der Vorderseite (106) des Substrats (102) montiert ist, und ein einziges Verkapselungsmittel (124), das mindestens einen Teil der mindestens einen ersten Aussparung (104) und mindestens einen Teil der mindestens einen zweiten Aussparung (108) füllt, wobei das Verkapselungsmittel (124) Seitenwände (150) von mindestens einem der Substratabschnitte (112) entlang mindestens eines Teils einer vertikalen Erstreckung (D) des besagten mindestens einen Substratabschnitts (112) vollumfänglich umgibt, ohne durch den besagten mindestens einen Substratabschnitt (112) entlang einer gesamten vertikalen Erstreckung (d) unterbrochen zu werden, über welche hinweg das Verkapselungsmittel (124) den besagten mindestens einen Substratabschnitt (112) umgibt.

公开(公告)号：DE102010015903B4

公开(公告)日：2013-08-08

申请号：DE102010015903

申请日：2010-03-10

Applicant: INFINEON TECHNOLOGIES AG

Inventor： POHL JENS ,  FUERGUT EDWARD ,  BRUNNBAUER MARKUS ,  MEYER THORSTEN ,  STROBEL PETER ,  PORWOL DANIEL ,  WACHTER ULRICH

IPC: H01L21/56 ,  H01L21/58 ,  H01L23/498 ,  H01L23/538 ,  H01L23/544

Abstract: Verfahren zur Herstellung eines Halbleiterbauelements, mit den folgenden Schritten: Platzieren mehrerer Chips (104) auf einen Träger (101); Platzieren von wenigstens einem Markierungselement (120) auf dem Träger (101) relativ zu den mehreren Chips (104); Aufbringen von Einkapselungsmaterial (107) auf die mehreren Chips (104), das Markierungselement (120) und den Träger (101) zur Bildung eines Einkapselungsarbeitsstücks, wobei das Einkapselungsarbeitsstück eine dem Träger zugewandte erste Hauptseite (108) und eine zweite Hauptseite gegenüber der ersten Hauptseite (109) aufweist; wobei das Markierungselement (120) auf der dem Träger zugewandten Seite mit einem Linienmuster (130) versehen ist; Entfernen des Trägers (101) von dem Einkapselungsarbeitsstück; wobei das Linienmuster (130) jeweils von der ersten Hauptseite (108) und von der zweiten Hauptseite (109) aus optisch detektierbar ist; und Detektieren der Markierungselemente (120) durch ein der zweiten Hauptseite zugewandtes optisches Erkennungssystem.

公开(公告)号：DE102005048153B4

公开(公告)日：2010-08-05

申请号：DE102005048153

申请日：2005-10-06

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BAUER MICHAEL ,  STROBEL PETER ,  HEITZER LUDWIG ,  KUERZEL ERIC

IPC: H01L21/301

公开(公告)号：DE10255520B4

公开(公告)日：2007-12-27

申请号：DE10255520

申请日：2002-11-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BAUER MICHAEL ,  STROBEL PETER

IPC: H01L21/60 ,  H01F1/44 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/482 ,  H01L23/50 ,  H01L23/538 ,  H05K1/02 ,  H05K3/02 ,  H05K3/10 ,  H05K3/32

公开(公告)号：DE10340129B4

公开(公告)日：2006-07-13

申请号：DE10340129

申请日：2003-08-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GOLLER BERND ,  WOERNER HOLGER ,  FUERGUT EDWARD ,  POHL JENS ,  STROBEL PETER ,  JEREBIC SIMON ,  HAGEN ROBERT

IPC: H01L23/50 ,  H01L21/50 ,  H01L21/60 ,  H01L23/28 ,  H01L23/31 ,  H01L23/498 ,  H01L23/538 ,  H01L25/065

Abstract: Semiconductor chip (3) has rear (4), sides (5,7) and contact faces (9) on active top side (10). Module body is card-shaped, containing chip and plastics mass (12), in which chip rear and sides are embbeded, with card forming combined surface (13) of plastics and chip top side.On combined surface are fitted plug contacts (2) linked to chip contact faces by wiring lines (14) of single wiring layer (16) on combined surface. Insulating cover film (17) is deposited on contact faces, leaving plug contacts exposed. Independent claims are included for wafer manufacturing utensil and its production and for manufacture of electronic module.

公开(公告)号：DE10340129A1

公开(公告)日：2005-04-14

申请号：DE10340129

申请日：2003-08-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GOLLER BERND ,  WOERNER HOLGER ,  FUERGUT EDWARD ,  POHL JENS ,  STROBEL PETER ,  JEREBIC SIMON ,  HAGEN ROBERT

IPC: H01L21/60 ,  H01L23/31 ,  H01L23/498 ,  H01L23/538 ,  H01L23/50 ,  H01L23/28 ,  H01L25/065 ,  H01L21/50

Abstract: Semiconductor chip (3) has rear (4), sides (5,7) and contact faces (9) on active top side (10). Module body is card-shaped, containing chip and plastics mass (12), in which chip rear and sides are embbeded, with card forming combined surface (13) of plastics and chip top side.On combined surface are fitted plug contacts (2) linked to chip contact faces by wiring lines (14) of single wiring layer (16) on combined surface. Insulating cover film (17) is deposited on contact faces, leaving plug contacts exposed. Independent claims are included for wafer manufacturing utensil and its production and for manufacture of electronic module.

公开(公告)号：DE10334575A1

公开(公告)日：2005-03-17

申请号：DE10334575

申请日：2003-07-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： WOERNER HOLGER ,  FUERGUT EDWARD ,  GOLLER BERND ,  POHL JENS ,  STROBEL PETER ,  JEREBIC SIMON ,  HAGEN ROBERT

IPC: H01L23/31 ,  H01L23/495 ,  H01L25/065 ,  H01L21/50

Abstract: One embodiment of the invention relates to an electronic component having stacked semiconductor chips, and to a panel for production of the component. In one case, the stack has a flat conductor structure with a chip island on which a stacked semiconductor chip is arranged, while a first semiconductor chip is located underneath it. The chip island is surrounded by flat conductors which have contact pillars. These contact pillars have pillar contact pads which, together with the active upper face of the first semiconductor chip and the upper face areas of a plastic encapsulation compound form a coplanar overall upper face.

公开(公告)号：DE102016114463A1

公开(公告)日：2018-02-08

申请号：DE102016114463

申请日：2016-08-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MAHLER JOACHIM ,  STROBEL PETER ,  REICHERT BENJAMIN ,  GARBIN RAGASA GIOVANNI ,  LEE CHEN WEN

IPC: H01L21/58 ,  H01L21/56 ,  H01L23/12 ,  H01L23/16 ,  H01L23/28

Abstract: Ein Halbleiterbauelement umfasst einen Träger, einen Halbleiter-Die und ein Die-Befestigungsmaterial, das zwischen dem Träger und dem Halbleiter-Die angeordnet ist. Eine Hohlkehlhöhe des Die-Befestigungsmaterials ist kleiner als ungefähr 95 % einer Höhe des Halbleiter-Die. Eine maximale Erstreckung des Die-Befestigungsmaterials über die Kanten einer dem Die-Befestigungsmaterial zugewandten Hauptfläche des Halbleiter-Die ist kleiner als ungefähr 200 Mikrometer.