公开(公告)号：JP2004186688A

公开(公告)日：2004-07-02

申请号：JP2003401482

申请日：2003-12-01

Applicant: Infineon Technologies Ag ,  インフィネオン テヒノロギーズ アーゲーInfineon TechnologiesAG

Inventor： HEDLER HARRY ,  IRSIGLER ROLAND ,  MEYER THORSTEN

IPC: H01L23/12 ,  H01L21/60 ,  H01L23/31

CPC classification number: H01L24/19 ,  H01L23/3114 ,  H01L24/97 ,  H01L2224/04105 ,  H01L2224/20 ,  H01L2224/97 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/12041 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/19043 ,  H01L2224/82

Abstract: PROBLEM TO BE SOLVED: To provide a method for forming an integrated circuit with a re-wiring element.
SOLUTION: The integrated circuit (23) is formed in a process preparing a carrier element (10) to which demarcated slitting (11) is attached; a process in which the integrated circuit (14) is mounted on the carrier element (10) upside down, and the slitting (11) is located above at least one connecting element (15) of the integrated circuit (14); a process in which an insulated element (17) is mounted on the side which is not covered by the integrated circuit (14) of the carrier element (10), except the connecting element (15) in the slitting (11); a process which attaches the re-interconnect line element (18, 19) which is patterned to the insulated element (17); a process which attaches a solder resist element (20) which is patterned to the re-interconnect line element (18, 19) which is patterned; and a process, in which a solder bowl (22) is attached to the region (21) which is not covered by the solder resist element (20) in patterned form.
COPYRIGHT: (C)2004,JPO&NCIPI

公开(公告)号：WO0171799A3

公开(公告)日：2002-04-04

申请号：PCT/DE0100702

申请日：2001-02-23

Applicant: INFINEON TECHNOLOGIES AG ,  HEDLER HARRY ,  MEYER THORSTEN

Inventor： HEDLER HARRY ,  MEYER THORSTEN

IPC: H01L21/56 ,  H01L21/60 ,  H01L23/485

CPC classification number: H01L24/10 ,  H01L21/563 ,  H01L24/13 ,  H01L24/81 ,  H01L2224/05569 ,  H01L2224/05571 ,  H01L2224/05573 ,  H01L2224/13 ,  H01L2224/13012 ,  H01L2224/13017 ,  H01L2224/13099 ,  H01L2224/73203 ,  H01L2224/81801 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01058 ,  H01L2924/01068 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/12043 ,  H01L2924/00012 ,  H01L2924/00

Abstract: The invention relates to a semiconductor element, comprising a semiconductor chip which has at least one contact pad on a first main side and a protective layer which does not cover the at least one contact pad. The semiconductor element can be connected to a substrate by means of flip-chip contacting. Bumps are provided on the first main side, said bumps being at least partially connected to the at least one contact pad by printed conductors provided on the protective layer. The raised parts can be produced either with printable materials or by multiple galvanisation of the printed conductor ends lying opposite the contact pads.

Abstract translation: 本发明提出了一种具有一半导体芯片，其具有至少在第一主一个接触垫和所述至少一个接触垫节约保护层，其特征在于，通过倒装芯片接合的半导体器件连接到基板上的半导体装置。 在这种情况下与所述一个接触垫被设置在第一主侧隆起连接至少部分地位于所述保护层的导电迹线，至少。 这些脊可以由可印刷材料或由相对的导体端部反复电镀接触垫来产生。

公开(公告)号：WO2005034235A3

公开(公告)日：2005-11-24

申请号：PCT/EP2004010893

申请日：2004-09-29

Applicant: INFINEON TECHNOLOGIES AG ,  HEDLER HARRY ,  IRSIGLER ROLAND ,  MEYER THORSTEN

Inventor： HEDLER HARRY ,  IRSIGLER ROLAND ,  MEYER THORSTEN

IPC: H01L23/29 ,  H01L23/31 ,  H01L23/485 ,  H01L23/498

CPC classification number: H01L23/3114 ,  H01L23/293 ,  H01L24/10 ,  H01L24/13 ,  H01L2224/05548 ,  H01L2224/05573 ,  H01L2224/13 ,  H01L2224/13099 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01019 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01068 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/3011 ,  H01L2924/3025 ,  H01L2924/00 ,  H01L2224/05599

Abstract: The invention relates to a semiconductor module comprising a semiconductor device (10) provided with a contact device (11) for establishing an electrical contact with a connection device by means of a wiring device (15), and a carrier device (12, 13, 14) for mechanically coupling the semiconductor device (10) to a connection device, the carrier device (12, 13, 14) being inclined between a first elasticity module on the semiconductor device (10) and a second, higher elasticity module on the connection device. The invention also relates to a method for producing a semiconductor module.

Abstract translation: 本发明提供了与准备的半导体模块：包括用于经由一个再布线装置（15）与终端装置的电接触的接触装置（11）的半导体器件（10）; 和支撑装置（12，13，14），用于所述半导体器件（10）传送到终端装置的机械联接器，其中所述支撑装置（12，13，14）具有在半导体器件上的第一弹性模量（10）和弹性的第二更高的模量之间的梯度 具有连接装置上。 本发明还提供了一种用于制造半导体模块的方法。

公开(公告)号：DE102020131070A1

公开(公告)日：2022-05-25

申请号：DE102020131070

申请日：2020-11-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MEYER THORSTEN ,  BEMMERL THOMAS ,  GRUBER MARTIN ,  NIESSNER MARTIN RICHARD

IPC: H01L23/31 ,  H01L21/56 ,  H01L21/60 ,  H01L23/49

Abstract: Ein Package (100), das einen Träger (102), ein auf dem Träger (102) montiertes elektronisches Bauteil (104), ein Verkapselungsmittel (106), das zumindest einen Teil des elektronischen Bauteils (104) und zumindest einen Teil des Trägers (102) verkapselt und eine Unterseite (114) auf einem ersten vertikalen Niveau (182) aufweist, mindestens eine Leitung (108), die mit dem elektronischen Bauteil (104) elektrisch gekoppelt ist und einen ersten Leitungsabschnitt (110), der in dem Verkapselungsmittel (106) verkapselt ist, und einen zweiten Leitungsabschnitt (112), der sich an der Unterseite (114) des Verkapselungsmittels (106) aus dem Verkapselungsmittel (106) heraus erstreckt, aufweist, und eine Funktionsstruktur (180) an der Unterseite (114), die sich bis zu einem zweiten vertikalen Niveau (184) erstreckt, das sich von dem ersten vertikalen Niveau (182) unterscheidet, aufweist.

公开(公告)号：DE102016111573B4

公开(公告)日：2021-12-09

申请号：DE102016111573

申请日：2016-06-23

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SCHALLER RAINER MARKUS ,  BABULANO GIULIANO ANGELO ,  CHEN LIU ,  DINKEL MARKUS ,  GRUBER MARTIN ,  JOST FRANZ ,  MEYER THORSTEN ,  MIESLINGER STEFAN ,  OETJEN JENS ,  SALMINEN TONI

IPC: H01L25/16 ,  H01L23/28 ,  H01L23/48 ,  H01L27/22 ,  H01L43/02

Abstract: Verbindungsmodul, das Folgendes umfasst:eine Metallklemme (702), die einen ersten Endabschnitt (704), einen zweiten Endabschnitt (706) und einen Mittelabschnitt (708), der sich zwischen dem ersten und dem zweiten Endabschnitt (704, 706) erstreckt, umfasst, wobei der erste Endabschnitt (704) zum externen Anbringen an einem/einer Halbleiternacktchip oder Halbleiterchipbaugruppe, der/die an einem Träger oder an einem Metallbereich des Trägers angebracht ist, konfiguriert ist, der zweite Endabschnitt (706) zum externen Anbringen an einem anderen Metallbereich des Trägers oder an einem/einer anderen Halbleiterchip oder Halbleiterchipbaugruppe, der/die an dem Träger angebracht ist, konfiguriert ist; undeinen Magnetfeldsensor (104), der an der Metallklemme (702) befestigt ist, wobei der Magnetfeldsensor (104) arbeitet, um ein Magnetfeld abzufühlen, das durch Strom produziert wird, der durch die Metallklemme (702) fließt,wobei die Metallklemme (702) in eine Einkapselung (712) eingebettet ist und wobei elektrische Kontaktstellen (714) an einer Seite des Magnetfeldsensors (104) angeordnet sind, die von der Metallklemme (702) weg weist, wobei die elektrischen Kontaktstellen (714) jeweils zum Anbringen eines Bonddrahtes ausgebildet sind, undwobei eine Oberfläche des Mittelabschnitts (708) der Metallklemme (702), die von dem Magnetfeldsensor (104) weg weist, durch die Einkapselung (712) bedeckt ist.

公开(公告)号：DE102019127791A1

公开(公告)日：2021-04-15

申请号：DE102019127791

申请日：2019-10-15

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SINGER FRANK ,  GRUBER MARTIN ,  MEYER THORSTEN ,  SCHARF THORSTEN ,  STROBEL PETER ,  WOETZEL STEFAN

IPC: H01L23/31 ,  H01L21/302 ,  H01L21/56

Abstract: Ein Package (100), aufweisend ein Substrat (102) mit mindestens einer ersten Aussparung (104) an einer Vorderseite (106) und mindestens einer zweiten Aussparung (108) an einer Rückseite (110), wobei das Substrat (102) durch die mindestens eine erste Aussparung (104) und die mindestens eine zweite Aussparung (108) in eine Mehrzahl separater Substratabschnitte (112) separiert ist, ein elektronisches Bauteil (114), das an der Vorderseite (106) des Substrats (102) montiert ist, und ein einziges Verkapselungsmittel (124), das mindestens einen Teil der mindestens einen ersten Aussparung (104) und mindestens einen Teil der mindestens einen zweiten Aussparung (108) füllt, wobei das Verkapselungsmittel (124) Seitenwände (150) von mindestens einem der Substratabschnitte (112) entlang mindestens eines Teils einer vertikalen Erstreckung (D) des besagten mindestens einen Substratabschnitts (112) vollumfänglich umgibt, ohne durch den besagten mindestens einen Substratabschnitt (112) entlang einer gesamten vertikalen Erstreckung (d) unterbrochen zu werden, über welche hinweg das Verkapselungsmittel (124) den besagten mindestens einen Substratabschnitt (112) umgibt.

公开(公告)号：DE102011053161B4

公开(公告)日：2021-01-28

申请号：DE102011053161

申请日：2011-08-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MEYER THORSTEN ,  BEER GOTTFRIED ,  GEISSLER CHRISTIAN ,  ORT THOMAS ,  PRESSEL KLAUS ,  WAIDHAS BERND ,  WOLTER ANDREAS

IPC: H01L23/50 ,  H01L21/60 ,  H01L23/522

Abstract: Halbleitervorrichtung, die aufweist:mindestens einen Halbleiterchip (104, 106, 202, 306, 308);mindestens eine Leitungsführungsebene (108, 208, 310) mit einer Mehrzahl von Leitungsführungsleitungen (110, 210, 312, 504, 904), die voneinander beabstandet parallel zueinander verlaufen;eine erste Isolationsschicht (326), die über dem mindestens einen Halbleiterchip und der mindestens einen Leitungsführungsebene (108, 208, 310) angeordnet ist; undeine Umverteilungsschicht (234, 334), die über der ersten Isolationsschicht (326) angeordnet ist und folgendes aufweist:eine erste Verbindungsleitung (218), die mit einer der Mehrzahl von Leitungsführungsleitungen (110, 210, 312, 504, 904) und dem mindestens einen Halbleiterchip (104, 202, 306) elektrisch gekoppelt ist; undeine zweite Verbindungsleitung (220), die mit der einen der Mehrzahl von Leitungsführungsleitungen (110, 210, 312, 504, 904) und mit einem zweiten Halbleiterchip (106, 308) oder mit einem ersten externen Kontaktelement (214) elektrisch gekoppelt ist.

公开(公告)号：DE102019112778A1

公开(公告)日：2020-11-19

申请号：DE102019112778

申请日：2019-05-15

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MEYER THORSTEN ,  BEHRENS THOMAS ,  GRASSMANN ANDREAS ,  GRUBER MARTIN ,  SCHARF THORSTEN

IPC: H01L21/60 ,  H01L21/58 ,  H01L23/28 ,  H01L23/495

Abstract: Verfahren zum Herstellen von Packages (100), wobei das Verfahren Folgendes aufweist: Bereitstellen einer elektrisch leitfähigen Schicht (102), die zumindest in einem Anbringungsbereich (103) durchgehend ist, Anbringen von ersten Hauptflächen einer Vielzahl von elektronischen Komponenten (104) auf dem durchgehenden Anbringungsbereich (103) der Schicht (102), Ausbilden von Verbindungsstrukturen (106) zum elektrischen Koppeln von zweiten Hauptflächen der elektronischen Komponenten (104) mit der Schicht (102), wobei die zweiten Hauptflächen den ersten Hauptflächen gegenüberliegen, und nach dem Ausbilden, Strukturieren der Schicht (102).

公开(公告)号：DE102009015722B4

公开(公告)日：2020-07-09

申请号：DE102009015722

申请日：2009-03-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KROENINGER WERNER ,  SCHWAIGER JOSEF ,  SCHNEIDER LUDWIG ,  GEITNER OTTMAR ,  BRUNNBAUER MARKUS ,  MEYER THORSTEN ,  OTREMBA RALF ,  HOEGLAUER JOSEF ,  STRACK HELMUT ,  SCHLOEGEL XAVER

IPC: H01L21/77 ,  H01L21/56 ,  H01L23/31

Abstract: Verfahren zum Herstellen eines Halbleiterbauelements, mit den folgenden Schritten:Platzieren von mindestens zwei Halbleiterchips (3) auf einem Träger (1);Überdecken der mindestens zwei Halbleiterchips (3) mit einem Vergussmaterial (7), um einen vergossenen Körper (70) zu bilden;Dünnen des vergossenen Körpers (70), wodurch eine erste Hauptoberfläche der mindestens zwei Halbleiterchips (3) freigelegt wird;Ausbilden je einer Kontaktstelle (9) auf der freigelegten Hauptoberfläche der mindestens zwei Halbleiterchips (3) nach dem Dünnen;Aufbringen einer ersten Schicht (13, 19) aus leitfähigem Material über der ersten Hauptoberfläche der mindestens zwei Halbleiterchips (3) nach dem Ausbilden je einer Kontaktstelle (9), wobei die erste Schicht (13, 19) aus leitfähigem Material elektrisch mit der Kontaktstelle (9) an jedem der mindestens zwei Halbleiterchips (3) verbunden ist;Entfernen des Trägers (1) von den mindestens zwei Halbleiterchips (3); undZertrennen des vergossenen Körpers (70) derart, dass die mindestens zwei Halbleiterchips (3) vereinzelt werden, wobei die Halbleiterchips (3) Leistungshalbleiterchips sind.

公开(公告)号：DE102018204764A1

公开(公告)日：2019-10-02

申请号：DE102018204764

申请日：2018-03-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SCHARF THORSTEN ,  BEMMERL THOMAS ,  ESCHER-POEPPEL IRMGARD ,  GRUBER MARTIN ,  JÜRSS MICHAEL ,  MEYER THORSTEN ,  OTREMBA RALF ,  SCHLÖGEL XAVER

IPC: H01L23/04 ,  H01L23/06 ,  H01L23/28 ,  H01L23/36

Abstract: Ein Halbleiter-Packagesystem umfasst ein Halbleiter-Package und eine Kappe. Das Halbleiter-Package umfasst ein Die-Pad, einen auf einer ersten Hauptfläche des Die-Pads montierten oder angeordneten Chip und einen den Chip und das Die-Pad verkapselnden Verkapselungskörper. Die Kappe bedeckt zumindest teilweise eine freiliegende zweite Hauptfläche des Die-Pads. Die Kappe umfasst einen Kappenkörper aus einem elektrisch isolierenden und wärmeleitenden Material und ein Fixiersystem, dass die Kappe an dem Halbleiter-Package fixiert. Das Fixiersystem erstreckt sich von dem Kappenkörper zu dem Verkapselungskörper oder entlang einer Seitenfläche des Halbleiter-Packages.