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公开(公告)号：KR1019970010963B1
公开(公告)日：1997-07-05
申请号：KR1019930029091
申请日：1993-12-22
Applicant: 한국전자통신연구원
IPC: G01N1/00
Abstract: A sample mounting apparatus of a net grid structure having a metal support is disclosed. In the sample mounting apparatus of a net grid structure, an experimental sample(5) is put on a net grid(7). A plurality of metal supports(9) are attached to a lower portion of the net grid(7). A plurality of metal springs(6) are installed between the metal supports(9) at a lower portion of the net grid(7). The metal springs(6) have the same elasticity. According to the sample mounting apparatus, since a grid surface maintains at level, an analyzing error is reduced.
Abstract translation: 公开了一种具有金属支撑件的网格结构的样品安装装置。 在网格结构的样品安装装置中，将实验样品（5）放在网格（7）上。 多个金属支撑件（9）附接到网格（7）的下部。 多个金属弹簧（6）安装在网格网格（7）下部的金属支架（9）之间。 金属弹簧（6）具有相同的弹性。 根据样品安装装置，由于电网表面保持水平，故分析误差降低。
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公开(公告)号：KR1019960001615B1
公开(公告)日：1996-02-02
申请号：KR1019920025004
申请日：1992-12-22
Applicant: 한국전자통신연구원
IPC: H01L29/772
Abstract: depositing a silicon nitride layer, forming a N+ pattern photoresist layer, and etching some parts of the silicon nitride layer where the N+ pattern photoresist layer is not formed; removing the N+ pattern photoresist layer, forming a n-type channel pattern photoresist layer, and forming an impurity region by implanting silicon ion; annealing an insulating layer and activating the implanted impurities; removing the insulating layer and forming an ohmic contact; forming a gate electrode pattern photoresist layer and removing the silicon nitride layer; and forming a gate electrode and removing the gate electrode pattern photoresist layer.
Abstract translation: 沉积氮化硅层，形成N +图案光致抗蚀剂层，并蚀刻未形成N +图案光致抗蚀剂层的氮化硅层的一些部分; 去除N +图案光致抗蚀剂层，形成n型沟道图案光致抗蚀剂层，并通过注入硅离子形成杂质区; 退火绝缘层并激活注入的杂质; 去除绝缘层并形成欧姆接触; 形成栅电极图案光致抗蚀剂层并去除氮化硅层; 以及形成栅电极并去除栅电极图案光致抗蚀剂层。
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公开(公告)号：KR1019950002174B1
公开(公告)日：1995-03-14
申请号：KR1019910018985
申请日：1991-10-28
Applicant: 한국전자통신연구원
IPC: H01L21/20
Abstract: The method includes the steps of depositing a metal film of 300-500 angstrom thickness on a silicon substrate (1) to heat-treat the substrate at 750 degree C. to form a silicide layer (6) of 1000 angstrom thickness thereon, heating the silicide layer (6) at 900-1200 degree C. to form a matched silicon epitaxial layer(7) thereon by a solid phase epitaxy, using the layer (7) as a nucleus to form an n epitaxial layer (5) thereon, and forming a trench thereinto to fill the trench with an irolating layer (8), thereby using the epitaxial silicon as a nucleus for the epitaxial growth to reduce crystal defects.
Abstract translation: 该方法包括以下步骤：在硅衬底（1）上沉积300-500埃厚度的金属膜，以在750℃下对衬底进行加热处理，以形成其厚度为1000埃的硅化物层（6），加热 硅化物层（6），在900-1200℃下通过固相外延形成匹配的硅外延层（7），使用该层（7）作为核，在其上形成n外延层（5），以及 在其中形成沟槽以用移动层（8）填充沟槽，从而使用外延硅作为外延生长的核以减少晶体缺陷。
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Patent Agency Ranking
公开(公告)号：KR1019940016953A
公开(公告)日：1994-07-25
申请号：KR1019920025001
申请日：1992-12-22
Applicant: 한국전자통신연구원
IPC: H01L29/80
Abstract: 본 발명은 단결정 박막ㆍ성장법을 사용한여 에미터를 재성장한 이종접합 트랜지스터(Heterojunction Bipolar Transistor)를 제조하는 방법에 관한 것으로, 갈륨비소 기판상에 콜렉터 접촉용 고농도 n형 불순물 에피택셜층과 콜렉터의 n형 불순물 에피택셜층 및 베이스의 P
+ 형 불순물 에피택셜층을 차례로 형성하는 공정과, P
+ 형 불순물 에픽택셜층상에 일면이 경사진 소정 패턴의 마스크층을 형성하는 공정과, 에피택셜층의 노출된 부분에 에미터의 재성장 영역을 형성하기 위해 에미터의 n형 불순물 에피택셜층과 에미터 접촉용 고농도 n형 불순물 에피택셜층을 차례로 형성한 다음 마스크층을 제거하는 공정과, 에피텍셜층상에 에미터 오믹전극을 형성하는 공정과, 에미터 오믹전극상과 에피택셜층의 노출된 부분에 베이스 오믹전극을 형성하는 공정과, 에피 셜층의 노출된 부분과 이 하부에 있는 에피택셜층을 차례로 제거한 다음 그 위에 콜렉터 오믹전극을 형성한 공정이다.-
公开(公告)号：KR1019940003966B1
公开(公告)日：1994-05-09
申请号：KR1019910024267
申请日：1991-12-24
Applicant: 한국전자통신연구원
IPC: G01B7/16
Abstract: a mask for the buried layer in which at least eleven square patterns having a side of length 50 μm are disposed at 50 μm intervals and values of ±1 - ±5 are indicated horizontally and vertically on the patterns taking the central pattern as 0; and a mask for the device isolation in which at least eleven patterns greater than the patterns of the buried-layer mask by 5 m are disposed horizontally and vertically at 46 μm interval and misaligned by ±1 - ±5 μm from the central square pattern, thereby precisely measuring the pattern movement.
Abstract translation: 掩埋层的掩模层，其中至少具有长度为50μm的边的十一个方形图案以50μm的间隔设置，并且以中心图案为0的图案水平和垂直地指示±1〜±5的值; 以及用于器件隔离的掩模，其中至少十一种模式比掩埋层掩模的图案大5μm，以46μm间隔水平和垂直放置，并且与中心正方形图案偏离±1〜±5μm， 从而精确地测量图案移动。
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公开(公告)号：KR1019930015064A
公开(公告)日：1993-07-23
申请号：KR1019910024510
申请日：1991-12-26
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 갈륨비소 금속반도체 전계효과 트랜지스터를 제조하는 방법에 관한 것으로, 반절연 반도체기판(1)상에 규소박막(105)을 증착하고, 포토리소그라피에 의해 감광막(102a)으로 채널영역을 정의한 후 n형 불순물을 1차 이온주입하고, 고농도 도핑용 n
+ 리소그라피에 의해 감광막(102b)으로 오옴전극 접합영역을 정의한 후 2차 이온주입하고, 상기 감광막(102b)을 제거한 후 보호막(107)을 기판표면 전체에 증착하고 이어 열처리하며, 상기 열처리 공정이 완료된 후 상기 보호막(107)과 상기 규소박막(105)을 차례로 제거하고, 오믹전극용 마스크를 포토리소그라피 하여 감광막으로 오믹전극의 패턴을 형성한후 기판표면을 리세스 에치하여 손상영역을 제거한후 오믹전극(104)을 형성하고 합금화하며, 게이트용 마스크를 사용한 포토리소그라피로 게이트 패턴 형성한후 기판표면을 리세스 에치하여 손상영역을 제거한후 게이트(109)를 형성하는 단계들을 포함한다.-
公开(公告)号：KR102220553B1
公开(公告)日：2021-02-26
申请号：KR1020150033297
申请日：2015-03-10
Applicant: 한국전자통신연구원
IPC: G09G3/20 , G09G3/3225 , G09G3/36
Abstract: 복수의게이트라인들및 복수의데이터라인들에각각연결된복수의픽셀들을포함하는표시패널에있어서, 상기복수의픽셀들각각은, 상기데이터라인중 대응하는데이터라인및 제1 노드사이에연결되고, 상기게이트라인들중 대응하는게이트라인들을통해입력되는입력신호에응답하여상기데이터라인의데이터신호를상기제1 노드에전달하는제1 트랜지스터, 상기제1 노드에연결되고, 모드선택신호가반사모드를가리킬때, 상기제1 노드의신호에응답하여상기반사모드를구현하는반사소자회로, 상기제2 노드에연결되고, 상기모드선택신호가발광모드를가리킬때, 상기제1 노드의신호에응답하여상기발광모드를구현하는발광소자회로및 상기제1 노드에연결되는일단및 제어신호가인가되는타단을갖는커패시터를포함하되, 상기반사소자회로는, 상기제1 노드및 제2 노드사이에연결되고, 상기모드선택신호에응답하여동작하는제2 트랜지스터및 상기제2 노드에연결되는일단및 상기제어신호가공급되는타단을갖는반사소자를포함한다.
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公开(公告)号：KR101783933B1
公开(公告)日：2017-10-11
申请号：KR1020100116736
申请日：2010-11-23
Applicant: 한국전자통신연구원
IPC: G11C11/22
CPC classification number: G11C11/22
Abstract: 강유전체트랜지스터, 강유전체트랜지스터와전기적으로결합된복수의스위칭소자, 및복수의스위칭소자를제어하기위한각각의제어신호를각각의스위칭소자에게전달하기위한복수의제어라인을포함하고, 강유전체트랜지스터의각 전극이플로팅(floating)되지않도록, 복수의스위칭소자가각각의제어신호에기초하여개별적으로제어되도록구성되는메모리셀이제공된다.
Abstract translation: 一个铁电晶体管，与该铁电晶体管电耦合的多个开关元件，以及多个控制线，用于将用于控制该多个开关元件的各个控制信号传输到各个开关元件， 控制多个开关元件以便基于各个控制信号单独控制以不浮动。
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