公开(公告)号：KR100593659B1

公开(公告)日：2006-06-28

申请号：KR1020040056865

申请日：2004-07-21

Applicant: 삼성전자주식회사

Inventor： 진범준 ,  박홍배 ,  강상범 ,  신유균

IPC: H01L21/205 ,  H01L21/31 ,  H01L21/336

CPC classification number: H01L21/02148 ,  C23C16/401 ,  C23C16/45531 ,  H01L21/02208 ,  H01L21/0228 ,  H01L21/28194 ,  H01L21/3141 ,  H01L21/31608 ,  H01L21/31645 ,  H01L29/517

Abstract: 원자층 적층 방법에 있어서, 제1 반응 물질로서 TEMAH를 기판의 상부로 도입한 후, 상기 제1 반응 물질의 제1 부분은 상기 기판 상에 화학 흡착시키고, 제2 부분은 물리 흡착시킨다. 이어서, 상기 제1 반응 물질의 제1 부분과 상기 산화제를 화학적으로 반응시킨다. 그 결과, 상기 기판 상에는 하프늄-산화물을 함유하는 제1 고상 물질이 형성된다. 계속해서, 제2 반응 물질로서 TEMAS를 상기 제1 고상 물질의 상부로 도입한 후, 상기 제2 반응 물질의 제1 부분은 상기 제1 고상 물질 상에 화학 흡착시키고, 제2 부분은 물리 흡착시킨다. 이어서, 상기 제2 반응 물질의 제1 부분과 상기 산화제를 화학적으로 반응시킨다. 그 결과, 상기 제1 고상 물질 상에는 실리콘-산화물을 함유하는 제2 고상 물질이 형성된다. 이에 따라, 상기 기판 상에는 하프늄-실리콘-산화물을 함유하는 고체 박막 즉, 하프늄 실리콘 산화막이 형성된다.

公开(公告)号：KR100584783B1

公开(公告)日：2006-05-30

申请号：KR1020050015224

申请日：2005-02-24

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  조학주 ,  신유균 ,  강상범

IPC: H01L21/20

Abstract: 기판 상에 복합막을 형성하는 방법에서, 상기 복합막은 제1유전막과 제2유전막을 포함한다. 하프늄 산화물 또는 하프늄 실리콘 산화물을 포함하는 제1유전막은 원자층 증착을 통해 상기 기판 상에 형성되며, 하프늄 질화물을 포함하는 제2유전막은 원자층 증착을 통해 상기 제1유전막 상에 형성된다. 상기 복합막 내의 질소 프로파일은 상기 제1유전막의 두께와 상기 제2유전막의 두께를 조절함으로써 용이하게 조절될 수 있다. 따라서, 상기 복합막이 게이트 구조물 또는 커패시터와 같은 반도체 장치에 적용될 경우, 상기 복합막을 통한 불순물의 침투 및 누설 전류를 효과적으로 억제할 수 있으며, 이에 따라 상기 반도체 장치의 전기적 특성이 향상될 수 있다.

Abstract translation: 在基板上形成复合膜的方法中，复合膜包括第一电介质膜和第二电介质膜。 通过原子层沉积在所述基板上形成有含有第一介电层氧化铪或铪硅氧化物，形成通过原子层沉积在第一介电层上设置含有氮化铪的第二介电层。 通过调整第一介电层的厚度和第二介电层的厚度可以容易地控制复合膜中的氮分布。 因此，当将复合膜应用于诸如栅极结构或电容器的半导体器件时，可以有效地抑制杂质渗透和漏电流穿过复合膜，由此改善半导体器件的电特性。

公开(公告)号：KR100578818B1

公开(公告)日：2006-05-11

申请号：KR1020050015221

申请日：2005-02-24

Applicant: 삼성전자주식회사

Inventor： 이종욱 ,  이덕형 ,  강민구 ,  신유균

IPC: H01L21/336 ,  H01L21/24

Abstract: 높은 문턱 전압을 갖는 핀 전계 효과 트랜지스터 및 그 형성 방법에서, 상기 핀 전계 효과 트랜지스터는 기판 상에 반도체 물질로 이루어진 액티브 핀과, 상기 액티브 핀 상에 구비되는 제1 하드 마스크 패턴과, 상기 액티브 핀 측벽의 일부분에 구비되는 게이트 절연막 패턴과, 상기 기판 및 게이트 절연막 패턴의 표면 및 상기 제1 하드 마스크 패턴의 측벽 상에 구비되고, 금속 실리사이드 물질로 이루어지는 제1 도전막 패턴 및 상기 제1 도전막 패턴 양측의 액티브 핀에 구비되는 소오스/드레인을 포함한다. 상기 구조를 갖는 핀 전계 효과 트랜지스터는 동작 특성을 충분히 확보하면서도 높은 문턱 전압을 가질 수 있다.

Abstract translation: 在鳍式场效应晶体管，并具有一个高阈值电压，其中，所述鳍式场效应晶体管是第一硬掩模图案，其被提供由半导体材料制成的有源销和有源引脚上的衬底上的有源销侧壁的方法 表面和所述栅极绝缘层图案和衬底和设置在所述第一的一部分被设置在所述硬掩模图案，第一导电膜图案和所述第一导电层图案在两侧由金属硅化物材料的侧壁上的栅极绝缘膜图案 在包括在所述活性销设置的源极/漏极。 具有上述结构的鳍式场效应晶体管被充分确保，而操作特性可具有高阈值电压。

公开(公告)号：KR100560818B1

公开(公告)日：2006-03-13

申请号：KR1020040040084

申请日：2004-06-02

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  신유균 ,  이종욱

IPC: H01L29/78

CPC classification number: H01L29/7851 ,  H01L21/28052 ,  H01L29/4908 ,  H01L29/66795

Abstract: 여기에 개시되는 핀 전계효과 트랜지스터는 실리사이드로 이루어진 게이트 전극을 구비한다. 이 핀 전계효과 트랜지스터의 제조 방법은 반도체 핀을 형성한 후 반도체 핀 전면에 게이트 절연막을 형성하는 것을 포함한다. 게이트 절연막 상에 실리콘을 증착한 후 게이트 절연막이 노출될 때까지 패터닝 공정을 진행한다. 게이트 전극 양측의 반도체 핀 표면은 게이트 절연막에 의해 보호된다. 실리사이드 형성을 위한 금속박막을 형성한 후 실리사이드 공정을 진행하여 실리사이드 게이트 전극을 형성한다. 따라서 본 발명에 따르면 실리사이드 게이트 전극이 용이하게 형성되며, 문턱 전압 조절을 위한 불순물 농도를 줄일 수 있다. 또한 본 발명은 씨모스 공정에 아주 유용하게 적용될 수 있다.
핀 전계효과 트랜지스터, 듀얼 게이트, 씨모스, 실리사이드

公开(公告)号：KR1020060018171A

公开(公告)日：2006-02-28

申请号：KR1020040066530

申请日：2004-08-23

Applicant: 삼성전자주식회사

Inventor： 이선길 ,  신유균 ,  이종욱 ,  이덕형 ,  정인수 ,  이영은

IPC: H01L21/306

CPC classification number: H01L29/66636 ,  H01L21/3065 ,  H01L21/32135 ,  H01L29/165 ,  H01L29/66628

Abstract: 기판 식각 방법 및 반도체 장치 제조 방법은 반도체 물질을 식각하기 위한 제1 가스 및 상기 제1 가스의 식각 반응을 촉진하여 식각 반응 온도를 낮추며 수소를 포함하는 제2 가스를 반도체 기판 상으로 공급한 후, 상기 가스들을 이용하여 상기 반도체 기판을 식각한다. 상기 제1 가스의 예로서는 HCl, HF 등을 들 수 있고, 상기 제2 가스의 예로서는 GeH
4 , SiH
4 , Si
2 H
6 , SiH
2 Cl
2 , SiHCl
3 , PH
3 , B
2 H
6 , AsH
3 등을 들 수 있다. 상기 제2 가스는 상기 제1 가스의 분해를 촉진하므로 500 내지 700℃의 낮은 온도에서 Si, Ge 또는 SiGe로 이루어진 반도체 기판을 식각할 수 있다.

公开(公告)号：KR100536043B1

公开(公告)日：2005-12-12

申请号：KR1020040048150

申请日：2004-06-25

Applicant: 삼성전자주식회사

Inventor： 김철성 ,  허진화 ,  신유균 ,  구본영 ,  김동찬 ,  류정도

IPC: H01L21/8244 ,  H01L21/336

Abstract: 반도체 구조물들을 수직으로 적층한 반도체 장치 및 그 제조 방법에 있어, 상기 반도체 장치는 제1 기판 상에 형성되고, 제1 게이트 구조물을 포함하는 제1 반도체 구조물과, 상기 제1 기판 상에 형성되고, 평탄한 표면을 갖는 제1 층간 절연막을 포함한다. 그리고, 상기 제1 층간 절연막 상에 형성되고, 단결정 실리콘막 또는 다결정 실리콘막을 포함하는 제2 기판과, 상기 제2 기판 상에 형성되고, 상기 제1 반도체 구조물의 특성에 영향을 끼치지 않는 온도 조건에서 실시하는 공정에 의해 획득하는 제2 게이트 절연막 및 상기 제2 게이트 절연막 상에 형성되고, 패터닝에 의해 획득한 제2 게이트 도전막 패턴을 갖는 제2 게이트 구조물을 포함하는 제2 반도체 구조물을 포함한다.

公开(公告)号：KR100486278B1

公开(公告)日：2005-04-29

申请号：KR1020020069661

申请日：2002-11-11

Applicant: 삼성전자주식회사

Inventor： 현상진 ,  홍석훈 ,  신유균

IPC: H01L21/31

CPC classification number: H01L21/02323 ,  H01L21/02332 ,  H01L21/0234 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/3144 ,  H01L21/823462 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

Abstract: 게이트 산화막의 스케일링(scaling) 방법으로 플라즈마 질화처리(plasma nitridation)가 많이 사용되고 있으나, 이중(dual) 게이트 산화막과 같이 얇은 게이트 산화막(≤25Å)과 두꺼운 게이트 산화막(≥35Å)을 동시에 갖고 있는 경우에 플라즈마 질화처리를 하게 되면, 두꺼운 게이트 산화막 쪽에서 신뢰성 열화 문제가 나타난다. 본 발명에서는 이러한 문제를 해결하기 위하여, 이중 혹은 다중(multiple) 게이트 산화막과 같이 서로 다른 두께를 가진 게이트 산화막을 형성한 다음, 플라즈마 질화처리를 실시하고 나서, 고온의 수소 첨가 산소 분위기에서 산화시킨다. 플라즈마 질화처리 단계에서 발생한 전자 트랩 사이트와 응력이 본 발명에 의한 산화 단계에서 제거되므로, 두꺼운 게이트 산화막의 Qbd(charge-to-breakdown)값이 종래보다 크게 증가하는 등 신뢰성을 향상시킬 수 있다. 따라서 본 발명에 의할 경우, 얇은 게이트 산화막의 스케일링을 달성하면서도 두꺼운 게이트 산화막의 신뢰성을 증가시켜 이중 또는 다중 게이트 산화막을 형성할 수 있다.

公开(公告)号：KR100464424B1

公开(公告)日：2005-01-03

申请号：KR1020020038885

申请日：2002-07-05

Applicant: 삼성전자주식회사

Inventor： 현상진 ,  홍석훈 ,  신유균 ,  유재윤 ,  조현덕

IPC: H01L21/336

CPC classification number: H01L21/28202 ,  H01L21/28185 ,  H01L21/3115 ,  H01L21/3144 ,  H01L29/518

Abstract: A gate insulating layer in an integrated circuit device is formed by forming a gate insulating layer on a substrate. The gate insulating layer is nitrified with plasma and then annealed using oxygen radicals. The oxygen radicals may cure defects in the gate insulating layer caused by the nitridation process. As a result, leakage current may be reduced.

Abstract translation: 通过在衬底上形成栅极绝缘层来形成集成电路器件中的栅极绝缘层。 栅绝缘层用等离子体硝化，然后用氧自由基退火。 氧自由基可以固化由氮化过程引起的栅极绝缘层中的缺陷。 结果，泄漏电流可能会降低。

公开(公告)号：KR1020040004836A

公开(公告)日：2004-01-16

申请号：KR1020020038885

申请日：2002-07-05

Applicant: 삼성전자주식회사

Inventor： 현상진 ,  홍석훈 ,  신유균 ,  유재윤 ,  조현덕

IPC: H01L21/336

CPC classification number: H01L21/28202 ,  H01L21/28185 ,  H01L21/3115 ,  H01L21/3144 ,  H01L29/518

Abstract: PURPOSE: A method for forming a gate isolating layer is provided to be capable of reducing leakage current by using oxygen radical. CONSTITUTION: A gate isolating layer(20b) is formed at the upper portion of a substrate(10). A plasma nitridation is carried out at the gate isolating layer. An annealing process is then carried out at the gate isolating layer by using oxygen radical. Preferably, the oxygen radical is generated from N2O, O3, NO2, or mixed gas. Preferably, the annealing process is carried out at the pressure of 50 Torr, or less. Preferably, the oxygen radical is generated by carrying out a thermal dissociation at the N2O, O3, NO2, or mixed gas. Preferably, the oxygen radical is generated by an ISSG(In-Situ Steam Generation).

Abstract translation: 目的：提供一种用于形成栅极隔离层的方法，以便能够通过使用氧自由基来减少漏电流。 构成：在衬底（10）的上部形成栅绝缘层（20b）。 在栅极隔离层处进行等离子体氮化。 然后通过使用氧自由基在栅极隔离层处进行退火处理。 优选地，氧自由基由N 2 O，O 3，NO 2或混合气体产生。 优选地，退火处理在50托或更低的压力下进行。 优选地，通过在N 2 O，O 3，NO 2或混合气体下进行热离解来产生氧自由基。 优选地，氧自由基通过ISSG（原位蒸汽发生）产生。

公开(公告)号：KR1019990026622A

公开(公告)日：1999-04-15

申请号：KR1019970048828

申请日：1997-09-25

Applicant: 삼성전자주식회사

Inventor： 신유균 ,  박태서 ,  박문한 ,  이한신

IPC: H01L21/28

Abstract: 본 발명은 반도체 장치의 트렌치 격리 형성 방법에 관한 것으로, 반도체 기판을 식각 하여 형성된 트렌치 내벽에 얇은 열산화막을 형성한 후, 약 1000 ~ 1200 ℃ 사이의 온도에서 약 1 ~ 8 시간 열처리하여 상기 트렌치 형성시 손상된 기판을 회복시키고 반도체 기판 내의 산소 불순물을 제거한다. 그리고, 상기 트렌치를 절연막을 채워서 소자 격리 영역을 형성한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 트렌치 형성시 발생되는 손상층 회복을 위한 열처리 공정을 트렌치 필링 전에 수행함으로써, 트렌치를 채우는 CVD 산화막의 치밀화 공정 열처리 온도를 낮출 수 있고, 따라서 반도체 기판의 뒤틀림 가능성을 줄일 수 있으며, 소자의 접합 누설 전류 특성을 향상시킬 수 있다.