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公开(公告)号：KR1020170112201A
公开(公告)日：2017-10-12
申请号：KR1020160038917
申请日：2016-03-31
Applicant: 한국전자통신연구원
Abstract: 펄스레이더장치및 펄스레이더장치의운용방법이개시된다. 펄스레이더장치는기준신호를송신클럭신호로서입력받고, 상기송신클럭신호에기초하여, 송신펄스를오브젝트에송신하는송신부와, 상기기준신호를지연하여, 수신클럭신호로서출력하는부귀환루프부와, 상기오브젝트로부터상기송신펄스가반사되어수신되는반사펄스를, 상기수신클럭신호에기초하여복원하는수신부를포함하고, 상기부귀환루프부는상기기준신호와, 파형발생부에의해발생된임의파형신호를이용하여, 지연제어신호를생성하고, 상기지연제어신호에따라, 상기기준신호를지연하되, 상기임의파형신호를변경하여발생하도록상기파형발생부를제어하여, 상기지연제어신호를조정할수 있다.
Abstract translation: 公开了一种操作脉冲雷达装置和脉冲雷达装置的方法。 脉冲雷达装置接收所述参考信号作为传输时钟信号，基于发送时钟信号，延迟的传输，以及该参考信号到一个发射脉冲发送到所述物体时，负反馈环，并输出接收时钟信号和 ，在接收到反射的脉冲，传输脉冲被从对象反射的，包括：用于将所接收的时钟信号，由所述单元和所述基准信号，波形发生器产生的任意波形信号的负反馈环路部分的基础上恢复一个接收单元 可产生延迟控制信号以控制波形产生器延迟参考信号并根据延迟控制信号改变任意波形信号以调整延迟控制信号。
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公开(公告)号：KR101695311B1
公开(公告)日：2017-01-11
申请号：KR1020100134101
申请日：2010-12-23
Applicant: 한국전자통신연구원
CPC classification number: H03L7/0802 , H03L7/085 , H03L2207/50
Abstract: 본발명은아날로그위상에러보상기를장착한프랙셔널디지털위상고정루프에관한것으로서, 디지털위상고정루프에아날로그위상에러보상기를장착하여아날로그위상에러보상기를통해미세위상에러검출및 보상을수행함으로써위상에러검출해상도를높이고과도전력소모와전원노이즈및 과도전류노이즈를줄일수 있을뿐만아니라면적을줄일수 있다.
Abstract translation: 公开了具有模拟相位误差补偿器的分数字数字锁相环。 具有模拟相位误差补偿器的数字锁相环可以通过模拟相位误差补偿器进行分数相位误差检测和补偿，从而降低功耗，功耗噪声和瞬态电流噪声，同时提高相位误差检测分辨率。
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公开(公告)号：KR101231743B1
公开(公告)日：2013-02-08
申请号：KR1020090036029
申请日：2009-04-24
Applicant: 한국전자통신연구원
CPC classification number: H03L7/16 , H03L7/095 , H03L7/099 , H03L7/103 , H03L2207/50
Abstract: 본 발명의 일측면은, 복수개의 제어비트를 입력받으며, 상기 복수개의 제어비트들의 락킹(Locking) 여부에 관한 비트정보가 포함된 하나의 비트 신호로 출력하는 비교부와, 상기 비교부에서 출력되는 하나의 비트 신호와 상기 하나의 비트 신호를 기 설정된 시간만큼 지연시킨 신호를 결합하여 하나의 클럭 신호를 출력하는 지연셀 블록, 및 상기 지연셀 블럭에서 출력되는 클럭 신호에 의해 락 표시 신호를 출력하는 검출부를 포함하는 디지털 락 검출장치 및 이를 이용한 주파수 합성기를 제공할 수 있다.
락 검출장치(lock detector), 위상 고정 루프(phase locked loop)-
公开(公告)号：KR1020110070776A
公开(公告)日：2011-06-24
申请号：KR1020100115078
申请日：2010-11-18
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A high linearity mixer and a direct conversion receiver using the same are provided to eliminate the frequency dependency characteristic of conversion gain with an analog passive mixer. CONSTITUTION: A mixer(200) comprises a sampler unit(210) and a buffer unit(220). According to a sampling frequency, the sampler unit performs the electric charge sampling of an input current. The input unit has a low impedance. The buffer unit receives the output signal of the sampler unit. The buffer unit amplifies the output signal. The buffer unit outputs the current signal. A filter(300) eliminates high frequency components from the output signal of the mixer.
Abstract translation: 目的：提供一种高线性混频器和使用该线性混频器的直接转换接收器，以通过模拟无源混频器消除转换增益的频率依赖特性。 构成：混合器（200）包括取样器单元（210）和缓冲单元（220）。 根据采样频率，采样器单元执行输入电流的电荷采样。 输入单元具有低阻抗。 缓冲单元接收采样器单元的输出信号。 缓冲单元放大输出信号。 缓冲单元输出电流信号。 滤波器（300）从混频器的输出信号中消除高频分量。
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公开(公告)号：KR1020110070719A
公开(公告)日：2011-06-24
申请号：KR1020100038681
申请日：2010-04-26
Applicant: 한국전자통신연구원
CPC classification number: H03L7/1806 , G04F10/005 , H03L7/095 , H03L7/0991 , H03L2207/50 , H03M1/1205
Abstract: PURPOSE: A time to digital converter(TDC) and a complete digital phase locked loop including the same are provided to detect minute phase error required in compensating phase difference between a DCO clock and a reference clock, by installing the TDC. CONSTITUTION: A complete digital PLL(100) accumulates a frequency setting word value and a phase of a DCO clock. A phase counter(200) detects minute phase difference between a reference clock and a rising edge re-timed clock. A phase detector(300) compensates phase difference between a FSW(Frequency setting word) and the DCO clock. The phase detector detects a digital phase error value. A digital loop filter(400) controls PLL loop operation characteristics by filtering the digital phase error value. A lock detector(500) generates a lock indication signal. A digital controlled oscillator(600) controls the frequency of the DCO clock according to the output of the digital loop filter. A re-timed clock generator(700) outputs re-timed clocks.
Abstract translation: 目的：通过安装TDC，提供数字转换器（TDC）和包含该数字转换器（TDC）的完整数字锁相环，以检测补偿DCO时钟和参考时钟之间的相位差所需的微小相位误差。 构成：完整的数字PLL（100）累加频率设定字值和DCO时钟的相位。 相位计数器（200）检测参考时钟和上升沿重新定时时钟之间的微小相位差。 相位检测器（300）补偿FSW（频率设定字）与DCO时钟之间的相位差。 相位检测器检测数字相位误差值。 数字环路滤波器（400）通过滤波数字相位误差值来控制PLL环路操作特性。 锁定检测器（500）产生锁定指示信号。 数字控制振荡器（600）根据数字环路滤波器的输出控制DCO时钟的频率。 重新定时的时钟发生器（700）输出重新定时的时钟。
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Patent Agency Ranking
公开(公告)号：KR100727814B1
公开(公告)日：2007-06-13
申请号：KR1020060098890
申请日：2006-10-11
Applicant: 한국전자통신연구원
Abstract: An automatic gain controller and a wireless receiver having the same are provided to be advantageous in consuming power because a block like RSSI(Received Signal Strength Indicator) is not necessary in order to detect power of an RF signals. An automatic gain controller comprises an analog gain controller(300) and a digital gain controller(200). The analog gain controller generates gain control voltage for performing an analog feedback control of an amplification value with a minute range for an external amplifying unit. The digital gain controller receives the gain control voltage and determines an amplification value with a rough range for the external amplifying unit. The digital gain controller includes an acyclic up/down counter(206) and power comparers(202,203). The acyclic up/down counter(206) generates a digital code. The power comparers(202,203) compares the gain control voltage with reference voltage, and determines a polarity of the acyclic up/down counter.
Abstract translation: 自动增益控制器和具有该自动增益控制器的无线接收器被提供为在消耗功率方面是有利的，因为像RSSI（接收信号强度指示符）这样的块不是必需的，以便检测RF信号的功率。 自动增益控制器包括模拟增益控制器（300）和数字增益控制器（200）。 模拟增益控制器产生增益控制电压，用于对外部放大单元执行具有微小范围的放大值的模拟反馈控制。 数字增益控制器接收增益控制电压并为外部放大单元确定具有粗略范围的放大值。 数字增益控制器包括非循环加/减计数器（206）和功率比较器（202,203）。 非循环递增/递减计数器（206）生成数字码。 功率比较器（202,203）将增益控制电压与参考电压进行比较，并确定非周期增/减计数器的极性。
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公开(公告)号：KR100716540B1
公开(公告)日：2007-05-09
申请号：KR1020060056690
申请日：2006-06-23
Applicant: 한국전자통신연구원
Abstract: 본 발명은 양의 이득과 음의 이득을 가진 2개의 신호 경로를 선택하기 위한 제어신호에서 부적합한 시간지연이 있을 경우에 발생할 수 있는 비선형 자동이득제어 동작을 방지할 수 있는 디지털 자동이득제어 장치를 개시한다. 본 발명의 디지털 자동이득제어 장치는 입력신호 세기를 검출하기 위한 신호강도표시 블록와, 신호강도표시 블록의 출력을 경로전환의 기준이 되는 임의의 기준레벨과 비교하여 경로전환을 위한 제어신호를 생성하는 비교기, 그리고 비교기의 출력을 이용하여 양의 이득과 음의 이득의 신호 경로들 중 어느 하나를 선택하기 위한 스위치 동작에 필요한 리타이밍된 제어신호를 생성하는 리타이밍부를 포함한다.
자동이득제어, RF AGC 장치, RF 증폭기, 제어신호, 비교기, 스위치Abstract translation: 本发明公开了两个信号，如果有在控制信号中不恰当的延迟，用于选择一种能够防止与增益的量和的负增益在控制装置中可能出现的非线性的自动增益控制操作的一个数字自动增益路径 的。 本发明的相比，信号强度指示符beulrokwa的输出，用于检测输入信号的强度，信号强度指示器块用任意的参考电平的数字自动增益控制装置，即用于路线用于产生控制信号，用于路由切换开关的基础 比较器和重新定时单元，用于生成开关操作所需的重定时控制信号，以使用比较器的输出来选择正增益或负增益信号路径。
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公开(公告)号：KR1020030002416A
公开(公告)日：2003-01-09
申请号：KR1020010038011
申请日：2001-06-29
Applicant: 한국전자통신연구원
IPC: H01L27/04
Abstract: PURPOSE: A multi-metal inductor is provided to reduce a loss of a substrate and minimize a loss of a serial resistance generated from an inductor line by controlling the width of metal wires. CONSTITUTION: The first insulating layer(20) of TEOS/BPSG is formed on a silicon substrate(10). The second insulating layer(40) having a structure of SiO2/SOG/SiO2 is formed on the first insulating layer(20). The first metal wire(30) is formed on the second insulating layer(40). A via-hole(50) is formed on the second insulating layer(40) in order to connect the second metal wire(60) for forming the first metal wire(30) and the inductor. The third insulating layer(80) having the structure of SiO2/SOG/SiO2 is formed on the second insulating layer(40). A plurality of metal layers are formed within the third insulating layer(60). The third metal wire(70) is formed on the second metal wire(60). The third metal wire(70) is protected by a protective layer(90). The third metal wire(70) is connected with the second metal wire(60) through a via hole(51).
Abstract translation: 目的：提供多金属电感以减少基板的损耗，并通过控制金属线的宽度来最小化从电感线产生的串联电阻的损失。 构成：TEOS / BPSG的第一绝缘层（20）形成在硅衬底（10）上。 在第一绝缘层（20）上形成具有SiO 2 / SOG / SiO 2结构的第二绝缘层（40）。 第一金属线（30）形成在第二绝缘层（40）上。 为了连接用于形成第一金属线（30）的第二金属线（60）和电感器，在第二绝缘层（40）上形成通孔（50）。 具有SiO 2 / SOG / SiO 2结构的第三绝缘层（80）形成在第二绝缘层（40）上。 在第三绝缘层（60）内形成多个金属层。 第三金属线（70）形成在第二金属线（60）上。 第三金属线（70）由保护层（90）保护。 第三金属线（70）通过通孔（51）与第二金属线（60）连接。
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公开(公告)号：KR1020000038090A
公开(公告)日：2000-07-05
申请号：KR1019980052952
申请日：1998-12-03
IPC: H04L7/00
Abstract: PURPOSE: A jitter absorption and serial-parallel conversion device is provided to simplify a structure of a circuit by combining an elastic buffer and a serial-parallel converter. CONSTITUTION: A jitter absorption and serial-parallel conversion device comprises a timing signal generator(102), a first and a second shift register(101,102), a 2:1 selector(104), a 1 byte register(105), and a 2 byte register(106). The timing signal generator generates a selection signal and a parallel load signal as a timing signal. The first and the second shift registers comprise a first to a fourth flipflop to store serial data. The 2:1 selector outputs selectively the input data stored in the first and the second shift registers. The 1-byte register converts the data output from the 2:1 selector to parallel data. The 2 byte register latches the parallel data output from the 1 byte register.
Abstract translation: 目的：提供抖动吸收和串并转换装置，通过组合弹性缓冲器和串并联转换器来简化电路的结构。 构成：抖动吸收和串并转换装置包括定时信号发生器（102），第一和第二移位寄存器（101,102），2：1选择器（104），1字节寄存器（105）和 2字节寄存器（106）。 定时信号发生器产生选择信号和并行负载信号作为定时信号。 第一和第二移位寄存器包括用于存储串行数据的第一至第四触发器。 2：1选择器选择性地输出存储在第一和第二移位寄存器中的输入数据。 1字节寄存器将从2：1选择器输出的数据转换为并行数据。 2字节寄存器锁存从1字节寄存器输出的并行数据。
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公开(公告)号：KR100194634B1
公开(公告)日：1999-06-15
申请号：KR1019960064192
申请日：1996-12-11
IPC: H04L29/02
Abstract: 본 발명은 FIFO에서 읽기-쓰기포인터의 오류검출 및 자동복구장치에 관한 것이다. 종래 FIFO의 경우에는 읽기-쓰기포인터의 초기화 실패로 인한 비정상적인 읽기-쓰기포인터 상태에서 FIFO가 동작하게 되면 FIFO 고유의 특성인 First-In First-Out 기능을 상실하게 되고 재초기화 없이는 영원히 복구되지 않는 문제점이 있었다. 이를 해결하기 위해 본 발명은 쓰기 동작에서 레지스터로 유효 데이터를 저장하면서 무조건 해당 레지스터의 할당된 FULL_FLAG 신호를 인에이블 시키지 않고 그 때의 읽기-쓰기포인터 관계와 읽기 포인터가 위치한 레지스터의 EMPTY_FLAG 신호를 확인하여 그 결과에 따라 선택적으로 인에이블 시킴으로서 초기에 약간의 데이터 손실은 존재하지만 불필요한 재초기화 동작이나 이로 인한 테이터 전송의 단절없이 자동적으로 First-In First-Out 기능을 복구하게 하는 FIFO에서 읽기-쓰기포인터의 오류검출 및 자동복구장치를 제안한 것이다.
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