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公开(公告)号：KR1020170097807A
公开(公告)日：2017-08-29
申请号：KR1020160018998
申请日：2016-02-18
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L29/06 , H01L29/66 , H01L21/027
Abstract: 본발명의일 실시예에따른반도체소자는기판상에제공된제1 반도체층, 상기제1 반도체층상에제공된제2 반도체층, 상기제2 반도체층상에제공된게이트전극, 상기제2 반도체층상에제공되며제1 유전상수를가지는저유전층, 상기제2 반도체층상에제공되며상기제2 유전상수보다큰 제2 유전상수를가지는고유전층, 및상기제2 반도체층상에상기게이트전극과이격되어형성된소스전극및 드레인전극을포함한다. 상기게이트전극, 상기고유전층, 상기저유전층은동일평면상에제공된다.
Abstract translation: 根据本发明实施例的半导体器件设置在设置在衬底上的第一半导体层上，设置在第一半导体层上的第二半导体层，设置在第二半导体层上的栅电极， 具有第一介电常数的低介电常数层;设置在第二半导体层上并具有大于第二介电常数的第二介电常数的高介电常数层;以及形成在第二半导体层上的源电极， 排水电极。 栅电极，高介电常数层和低介电层设置在同一平面上。
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公开(公告)号：KR101736277B1
公开(公告)日：2017-05-17
申请号：KR1020120144126
申请日：2012-12-12
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L29/40 , H01L29/423 , H01L29/66 , H01L29/20 , H01L21/285 , H01L21/28 , H01L29/201
CPC classification number: H01L29/66462 , H01L21/02118 , H01L21/0217 , H01L21/02178 , H01L21/0254 , H01L21/28264 , H01L21/28593 , H01L21/31111 , H01L21/31144 , H01L29/2003 , H01L29/201 , H01L29/205 , H01L29/404 , H01L29/42316 , H01L29/42376 , H01L29/778 , H01L29/7786
Abstract: 전계효과트랜지스터가제공된다. 이트랜지스터는기판상에배치된캡핑층, 캡핑층상에서로이격되어배치된소스오믹전극및 드레인오믹전극, 소스및 드레인오믹전극들을덮도록캡핑층상에순차적으로적층된제 1 절연층및 제 2 절연층, 제 2 절연층, 제 1 절연층및 캡핑층을관통하여소스오믹전극과드레인오믹전극사이의기판에연결된다리부, 및제 2 절연층상으로연장된머리부로구성된Γ형게이트전극, Γ형게이트전극을덮도록제 2 절연층상에배치된제 1 평탄화층, 및제 1 평탄화층, 제 2 절연층및 제 1 절연층을관통하여소스오믹전극또는드레인오믹전극에연결되면서, 제 1 평탄화층상으로연장되도록배치된제 1 전극을포함한다.
Abstract translation: 提供场效应晶体管。 该晶体管是一个覆盖层，顺序层叠在覆盖层上，以覆盖所述覆盖层源欧姆电极间距被布置成上和漏极欧姆电极，源极和漏欧姆电极的第一绝缘层和第二绝缘设置于基板上 层，第二绝缘层，所述第一绝缘层，和由通过在覆盖层进入源欧姆电极和连接到所述电极之间的衬底的漏极欧姆腿部细长头的和部分的Γ型栅极电极，mitje第二绝缘层，Γ型栅极 第一平坦化层，mitje第一平坦化层，第二绝缘层（108）的第一绝缘层贯通地连接到欧姆电极源欧姆电极或漏极到，在设置在第二绝缘层上，以覆盖所述电极的第一平坦化层延伸 并且布置成布置的第一电极。
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公开(公告)号：KR101736270B1
公开(公告)日：2017-05-17
申请号：KR1020140017242
申请日：2014-02-14
Applicant: 한국전자통신연구원
IPC: H01L29/423 , H01L21/285 , H01L29/66 , H01L29/812 , H01L21/283 , H01L29/778
CPC classification number: H01L29/42312 , H01L21/28114 , H01L21/28587 , H01L21/28593 , H01L29/42316 , H01L29/66863 , H01L29/778 , H01L29/812
Abstract: 본발명은안정화된게이트구조를갖는반도체소자및 그의제조방법에관한것으로, 0.2㎛이하의선폭을갖는미세한게이트발(foot)과임의의크기의게이트머리(head)를갖는게이트구조에서지지대역할을할 수있도록게이트머리밑에게이트머리의길이방향을따라복수의게이트발을추가로갖게하여게이트구조를안정화시킨반도체소자및 그의제조방법이다. 이에따라공정중혹은공정후의소자의게이트가무너져내리는현상을방지하고공정중및 공정후에소자의신뢰성을높일수 있다.
Abstract translation: 具有稳定栅极结构的半导体器件及其制造方法技术领域本发明涉及一种具有稳定栅极结构的半导体器件及其制造方法，更具体地，本发明涉及具有稳定栅极结构的半导体器件及其制造方法。 为了稳定栅极结构，沿着栅极头下方的栅极头的纵向设置有多个栅极支路及其制造方法。 因此，可以防止在处理期间或处理之后器件的栅极击穿，并且在处理期间和之后提高器件的可靠性。
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公开(公告)号：KR1020170053559A
公开(公告)日：2017-05-16
申请号：KR1020160084160
申请日：2016-07-04
Applicant: 한국전자통신연구원
Abstract: 본발명은고신뢰성전계효과전력소자및 그의제조방법에관한것이다. 이에따른본 발명은, 기판상에전이층, 버퍼층, 배리어층및 보호층을순차로형성하는단계, 상기보호층의제1 영역을식각하여패터닝하는단계및 상기보호층의패터닝에의하여노출된상기배리어층의상기제1 영역에적어도하나의전극을형성하는단계를포함하되, 상기제1 영역은, 상기적어도하나의전극형성을위한영역이고, 상기보호층은, 소자의트랩효과및 누설전류를방지하기위해상기배리어층보다넓은밴드갭을갖는물질로구성되는것을특징으로하는전계효과전력소자제조방법및 그전계효과전력소자에관한것이다.
Abstract translation: 本发明涉及高可靠性场效应功率器件及其制造方法。 根据转印层，缓冲层，阻挡层和形成在该顺序的保护层的步骤的本发明中，由步骤和由所述保护层的所述第一区域中蚀刻到衬底上图案化的保护层的图案化暴露的 并且在阻挡层的第一区域中形成至少一个电极，其中第一区域是用于形成至少一个电极的区域，并且其中保护层形成在阻挡层的第一区域上， 其中阻挡层由具有比阻挡层更宽的带隙的材料制成，并且涉及场效应功率器件。
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公开(公告)号：KR1020160119330A
公开(公告)日：2016-10-13
申请号：KR1020150047093
申请日：2015-04-02
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L29/417
Abstract: 고주파특성에악영향을주는게이트-드레인캐패시턴스의증가를최대한억제하면서항복전압을향상시키고, 소자의고주파특성열화를최소화한반도체소자및 이의제조방법이개시된다. 이를위해, 본발명의실시예에따른반도체소자는기판, 상기기판의상부에형성되는소스전극, 기판의상부에, 소스전극에이격하여형성되는드레인전극, 기판, 소스전극및 드레인전극의상부에, 소스전극및 드레인전극의상부의적어도일부가노출되도록형성되며, 소정부분에있어서제1 지점의수직두께가제2 지점의수직두께와상이하게형성되는유전막, 및일측이기판에접촉하며, 타측이유전막의소정부분의상부로연장되어형성되는게이트전극을포함하는것을특징으로한다.
Abstract translation: 公开了一种半导体器件及其制造方法，其在使对高频特性有不利影响的栅极 - 漏极电容的增加最小化并且使器件的高频特性的劣化最小化的同时提高击穿电压。 根据本发明实施例的半导体器件包括衬底，形成在衬底上的源电极，与源电极间隔开的漏电极，形成在衬底上的源电极， 电介质膜形成为使得源电极和漏电极的上部的至少一部分被暴露，并且其中第一点的垂直厚度不同于预定部分中的第二点的垂直厚度， 并且栅电极形成为延伸到合理膜的预定部分的上部。
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Patent Agency Ranking
公开(公告)号：KR1020150108981A
公开(公告)日：2015-10-01
申请号：KR1020140031644
申请日：2014-03-18
Applicant: 한국전자통신연구원
CPC classification number: H03H7/38 , H01L23/642 , H01L2224/49175 , H01P1/2039 , H01P5/12 , H05K1/025 , H05K2201/09781 , H01L23/04 , H01L24/14 , H04B1/44
Abstract: 본발명에서는정합회로를포함하는소자패키지및 그것의정합방법을제공한다. 본발명에따른소자패키지는정합부를포함하고, 정합부는기판, 기판에형성되고소자패키지의단자와연결되는전송선로, 전송선로와중심소자를전기적으로연결하는본딩와이어및 배선연결을통해전송선로와전기적으로연결되는복수의캐패시터를구비한캐패시터부를포함하고, 본딩와이어의길이조정을통해정합부의인덕턴스가가변되고, 배선연결의연장또는차단을통해캐패시터부중 전송선로와전기적으로연결되는캐패시터들의수를증가또는감소시킴으로써정합부의캐패시턴스가가변된다.
Abstract translation: 提供具有匹配电路的装置封装及其匹配方法。 装置包装包括匹配单元。 匹配单元包括：基板; 形成在所述基板上并连接到所述器件封装的端子的传输线; 用于将传输线与中央设备电连接的接合线; 以及具有多个电容器的电容器单元，其通过线路连接与传输线电连接。 通过调整接合线的长度来改变匹配单元的电感。 匹配单元的电容通过延长或阻止线路连接来增加或减少电连接到电容器单元中的传输线的电容器的数量而改变。
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公开(公告)号：KR1020140079091A
公开(公告)日：2014-06-26
申请号：KR1020120148675
申请日：2012-12-18
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L21/335
CPC classification number: H01L29/7787 , H01L29/2003 , H01L29/201 , H01L29/205 , H01L29/42316 , H01L29/4236 , H01L29/42376 , H01L29/51 , H01L29/518 , H01L29/66462 , H01L29/7786
Abstract: A field effect transistor is provided. The transistor includes: an active layer and a capping layer which are successively stacked on a substrate; a source ohmic electrode and a drain ohmic electrode which are separated from each other on the capping layer; and a gate electrode which is arranged on the substrate between the source ohmic electrode and the drain ohmic electrode, penetrates the capping layer, and is connected to the active layer. The gate electrode includes a leg part which has a narrow width and is connected to the active layer, and the head part which has a wider width compared to the leg part and is located on the leg part. The leg part of the gate electrode on both end parts of the gate electrode in a direction of extending the gate electrode is narrower than the head part of the gate electrode of the residual part, and is wider than the leg part.
Abstract translation: 提供场效应晶体管。 晶体管包括：有源层和覆盖层，其依次层叠在基板上; 在覆盖层上彼此分离的源欧姆电极和漏极欧姆电极; 并且在源欧姆电极和漏极欧姆电极之间设置在基板上的栅极电极穿过封盖层，并连接到有源层。 栅电极包括具有窄宽度并连接到有源层的脚部，并且头部与腿部相比具有较宽的宽度并且位于腿部上。 栅电极的延伸栅电极方向的两端部的栅极电极的腿部比残留部分的栅电极的头部窄，并且比腿部部分宽。
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公开(公告)号：KR1020130085224A
公开(公告)日：2013-07-29
申请号：KR1020120006224
申请日：2012-01-19
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L21/335
CPC classification number: H01L29/66431 , H01L21/28255 , H01L21/31116 , H01L21/31144 , H01L29/1608 , H01L29/42316 , H01L29/42376 , H01L29/66068 , H01L29/7787
Abstract: PURPOSE: A high electron mobility transistor and a manufacturing method thereof are provided to improve the stability of a T-type gate electrode by providing the high electron mobility transistor including an insulating film having a fine critical dimension. CONSTITUTION: A source electrode (202a) and a drain electrode (202b) are formed on a substrate (201). Insulating layers (203,206,208) including an opening part (209) between the source electrode and drain electrode are formed. The insulating layer comprises silicon nitride film or silicon oxide film. A T-type gate electrode (213) is formed at the upper part of the insulating layer. The body part of the T-type gate electrode is formed at the opening part of the insulating film.
Abstract translation: 目的：提供一种高电子迁移率晶体管及其制造方法，通过提供包括具有细小临界尺寸的绝缘膜的高电子迁移率晶体管来提高T型栅电极的稳定性。 构成：在基板（201）上形成源电极（202a）和漏电极（202b）。 形成包括源电极和漏电极之间的开口部分（209）的绝缘层（203,206,208）。 绝缘层包括氮化硅膜或氧化硅膜。 在绝缘层的上部形成T型栅电极（213）。 T型栅极的主体部分形成在绝缘膜的开口部分。
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公开(公告)号：KR1020130010823A
公开(公告)日：2013-01-29
申请号：KR1020120018591
申请日：2012-02-23
Applicant: 한국전자통신연구원
IPC: H01L29/812 , H01L21/338
Abstract: PURPOSE: A nitride electronic device and a manufacturing method thereof are provided to implement an integrated circuit with various properties on a single substrate by using design technology and unit process with a structure of a different channel layer and a barrier layer. CONSTITUTION: A low temperature buffer layer(102) is formed on a sapphire substrate(101). A first semi-insulating GaN layer(103) is formed on the low temperature buffer layer. A first channel layer(104) for an electron transfer is formed on the first semi-insulating GaN layer. A first barrier layer(105) is formed on the first channel layer. A second semi-insulating GaN layer(107) is formed on the sidewall of the first barrier layer and the first channel layer. A second channel layer(108) and a second barrier layer(109) are formed on the second semi-insulating GaN layer.
Abstract translation: 目的：提供一种氮化物电子器件及其制造方法，通过使用具有不同沟道层和阻挡层的结构的设计技术和单元工艺，在单个衬底上实现具有各种性能的集成电路。 构成：在蓝宝石衬底（101）上形成低温缓冲层（102）。 在低温缓冲层上形成第一半绝缘GaN层（103）。 用于电子转移的第一沟道层（104）形成在第一半绝缘GaN层上。 第一阻挡层（105）形成在第一沟道层上。 在第一阻挡层和第一沟道层的侧壁上形成第二半绝缘GaN层（107）。 在第二半绝缘GaN层上形成第二沟道层（108）和第二势垒层（109）。
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公开(公告)号：KR1020120071488A
公开(公告)日：2012-07-03
申请号：KR1020100133053
申请日：2010-12-23
Applicant: 한국전자통신연구원
IPC: H01L21/60 , H01L21/306
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: A fabrication method of backside via holes on a semiconductor substrate is provided to ensure electrical connection from a back side of a substrate to a pad of a front side by uniformly depositing a base metal on a cross section of a via hole. CONSTITUTION: A pad consisting of nickel(102) and gold(103) is formed on a front side of a semiconductor substrate(101). A metal layer is deposited on a back side of the substrate. The deposition of the metal layer is performed by electron-beam deposition, sputtering, or plating. Photoresist having an inclined cross section is applied on the metal layer. The photoresist and the metal layer are simultaneously etched.
Abstract translation: 目的：提供半导体基板上的背面通孔的制造方法，以通过在通孔的横截面上均匀地沉积基底金属来确保从基板的背面到前侧的焊盘之间的电连接。 构成：在半导体衬底（101）的前侧形成由镍（102）和金（103）组成的衬垫。 金属层沉积在基板的背面。 金属层的沉积通过电子束沉积，溅射或电镀进行。 具有倾斜横截面的光刻胶施加在金属层上。 同时蚀刻光致抗蚀剂和金属层。
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