公开(公告)号：GB2517854A

公开(公告)日：2015-03-04

申请号：GB201419746

申请日：2013-03-13

Applicant: IBM

Inventor： DORIS BRUCE B ,  CHENG KANGGUO ,  HARAN BALASUBRAMANIAN ,  KHAKIFIROOZ ALI ,  KULKARNI PRANITA ,  KUMAR ARVIND ,  PONOTH SHOM

IPC: H01L21/762 ,  H01L21/8238

Abstract: Shallow trench isolation structures are provided for use with UTBB (ultra-thin body and buried oxide) semiconductor substrates, which prevent defect mechanisms from occurring, such as the formation of electrical shorts between exposed portions of silicon layers on the sidewalls of shallow trench of a UTBB substrate, in instances when trench fill material of the shallow trench is subsequently etched away and recessed below an upper surface of the UTBB substrate.

公开(公告)号：DE112012002648T5

公开(公告)日：2014-03-20

申请号：DE112012002648

申请日：2012-03-12

Applicant: IBM

Inventor： HORAK DAVID V ,  KOBURGER CHARLES W ,  PONOTH SHOM ,  YANG CHIH-CHAO

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/336

Abstract: Ausführungsformen der vorliegenden Erfindung stellen eine Struktur bereit. Die Struktur beinhaltet eine Mehrzahl von Feldeffekttransistoren mit Gate-Stapeln, die auf der Oberseite eines Halbleitersubstrats ausgebildet sind, wobei die Gate-Stapel Abstandshalter aufweisen, die an Seitenwänden derselben ausgebildet sind; sowie einen oder mehrere leitfähige Kontakte, die direkt auf der Oberseite des Halbleitersubstrats ausgebildet sind und wenigstens eine Source/einen Drain von einem der Mehrzahl von Feldeffekttransistoren mit wenigstens einer Source/einem Drain eines weiteren der Mehrzahl von Feldeffekttransistoren verbinden, wobei der eine oder die mehreren leitfähigen Kontakte ein Teil einer lokalen Zwischenverbindung mit einem niedrigen Profil sind, die eine Höhe aufweist, die geringer als eine Höhe der Gate-Stapel ist.

公开(公告)号：DE112012000850T5

公开(公告)日：2013-12-12

申请号：DE112012000850

申请日：2012-01-30

Applicant: IBM

Inventor： PONOTH SHOM ,  HORAK DAVID V ,  KOBURGER III CHARLES W ,  YANG CHIH-CHAO

IPC: H01L21/336 ,  H01L21/31 ,  H01L29/78

Abstract: Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren zum Ausbilden einer Halbleiterstruktur bereit. Das Verfahren beinhaltet ein Bilden einer Öffnung (311) im Innern einer dielektrischen Schicht (201), wobei die dielektrische Schicht auf einer Oberseite eines Substrats (101) ausgebildet wird und die Öffnung einen Kanalbereich (102) eines Transistors (110) in dem Substrat freilegt; ein Abscheiden einer Austrittsarbeitsschicht (401), die die Öffnung auskleidet und den Kanalbereich bedeckt; ein Ausbilden eines Gate-Leiters (610), der einen ersten Abschnitt (411) der Austrittsarbeitsschicht bedeckt, wobei sich der erste Abschnitt der Austrittsarbeitsschicht auf einer Oberseite des Kanalbereichs befindet; und ein Entfernen eines zweiten Abschnitts der Austrittsarbeitsschicht, wobei der zweite Abschnitt der Austrittsarbeitsschicht den ersten Abschnitt der Austrittsarbeitsschicht umgibt; wobei das Entfernen des zweiten Abschnitts der Austrittsarbeitsschicht den ersten Abschnitt der Austrittsarbeitsschicht gegenüber der verbleibenden Austrittsarbeitsschicht (412) isoliert.

公开(公告)号：GB2497185B

公开(公告)日：2013-12-11

申请号：GB201220942

申请日：2012-11-21

Applicant: IBM

Inventor： STANDAERT THEODORUS EDUARDUS ,  HARAN BALASUBRAMANIAN ,  CHENG KANGGUO ,  PONOTH SHOM ,  YAMASHITA TENKO ,  SEO SOON-CHEON

IPC: H01L29/66

Abstract: A FinFET with improved gate planarity and method of fabrication is disclosed. The gate is disposed on a pattern of fins prior to removing any unwanted fins. Lithographic techniques or etching techniques or a combination of both may be used to remove the unwanted fins. All or some of the remaining fins may be merged.

公开(公告)号：AT525748T

公开(公告)日：2011-10-15

申请号：AT08166329

申请日：2008-10-10

Applicant: IBM

Inventor： HORAK DAVID ,  PONOTH SHOM ,  YANG CHIH-CHAO

IPC: H01L23/522 ,  H01L21/768 ,  H01L23/532

Abstract: An interconnect structure having enhanced electromigration resistance is provided in which a lower portion of a via opening includes a multi-layered liner. The multi-layered liner includes, from a patterned surface of a dielectric material outwards, a diffusion barrier, a multi-matcrial layer and a metal-containing hard mask. The multi-material layer includes a first material layer comprised of residue from an underlying dielectric capping layer, and a second material layer comprised of residue from an underlying metallic capping layer. The present invention also provides a method of fabricating such an interconnect structure which includes the multi-layered liner within a lower portion of a via opening formed within a dielectric material.