公开(公告)号：DE102012207913B4

公开(公告)日：2014-05-15

申请号：DE102012207913

申请日：2012-05-11

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  HAENSCH WILFRIED ERNST-AUGUST ,  GUILLORN MICHAEL A

IPC: H01L21/336 ,  H01L29/78

Abstract: Verfahren zum Fertigen einer Feldeffekttransistor-Einheit, das die folgenden Schritte umfasst: Bereitstellen eines Wafers, der eine aktive Schicht (106) auf einem Isolator (102) aufweist; Strukturieren einer Vielzahl von Finnen-Hartmasken auf der aktiven Schicht; Platzieren eines Dummy-Gate (404; 412) mit einer daraufliegenden Gate-Hartmaske (406; 414) über einem mittleren Abschnitt der Finnen-Hartmasken,; Ausbilden von Abstandschichten (506; 516) auf Seitenwänden des Dummy-Gates und der Gate-Hartmaske, wobei Abschnitte der aktiven Schicht außerhalb des Dummy-Gates und der Abstandschichten als Source- und Drain-Bereiche (502, 504; 512, 514) der Einheit dienen; Implantieren eines oder mehrerer Dotiermittel in die Source- und Drain-Bereiche; Abscheiden einer dielektrischen Füllmaterialschicht (702; 704) um das Dummy-Gate und die Abstandschichten herum; Entfernen des Dummy-Gates, um einen Graben (802; 804) in der dielektrischen Füllmaterialschicht auszubilden, wobei die Finnen-Hartmasken auf der aktiven Schicht in dem Graben vorhanden sind; Verwenden der Finnen-Hartmasken, um eine Vielzahl von Finnen in der aktiven Schicht in dem Graben zu ätzen, wobei die Finnen als Kanalbereich der Einheit dienen; Aktivieren der in den Source- und Drain-Bereichen implantierten Dotiermittel mithilfe von schneller thermischer Temperung; und Ausbilden eines Metall-Ersatzgates (1402; 1404) in dem Graben, wobei der Schritt der Aktivierung der in den Source- und Drain-Bereichen implantierten Dotiermittel vor dem Schritt des Ausbildens des Metall-Ersatzgates in dem Graben durchgeführt wird, wobei das Metall-Ersatzgate ein Metall zum Einstellen der Austrittsarbeit des Metall-Ersatzgates und ein Füllmetall aufweist.

公开(公告)号：DE102012217491A1

公开(公告)日：2013-04-18

申请号：DE102012217491

申请日：2012-09-26

Applicant: IBM

Inventor： ANDO TAKASHI ,  CHANG JOSEPHINE B ,  KANAKASABAPATHY SIVANANDA K ,  KULKARNI PRANITA ,  STANDAERT THEODORUS E ,  YAMASHITA TENKO

IPC: H01L29/78 ,  H01L21/283 ,  H01L21/336 ,  H01L29/51

Abstract: Ein Transistor, zum Beispiel ein FinFET, weist eine Gate-Struktur auf, die über einem Substrat angeordnet ist. Die Gate-Struktur weist eine Breite und auch eine Länge und eine Höhe auf, welche zwei gegenüberliegende Seitenwände der Gate-Struktur definieren. Der Transistor weist ferner mindestens einen elektrisch leitfähigen Kanal zwischen einer Source-Zone und einer Drain-Zone, welcher durch die Seitenwände der Gate-Struktur hindurch führt; eine dielektrische Schicht, welche über der Gate-Struktur und Abschnitten des elektrisch leitfähigen Kanals angeordnet ist, die außerhalb der Gate-Struktur liegen; und einen Luftspalt auf, der unter der dielektrischen Schicht liegt. Der Luftspalt ist in Nachbarschaft zu den Seitenwänden der Gate-Struktur angeordnet und wirkt so, dass er die parasitäre Kapazität des Transistors verringert. Es wird auch mindestens ein Verfahren zur Herstellung des Transistors offenbart.

公开(公告)号：DE102016204414B4

公开(公告)日：2021-09-02

申请号：DE102016204414

申请日：2016-03-17

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  GUILLORN MICHAEL A ,  LAUER ISAAC ,  SLEIGHT JEFFREY W

IPC: H01L29/775 ,  H01L21/20 ,  H01L21/283 ,  H01L21/324 ,  H01L29/423

Abstract: Verfahren zum Herstellen einer Nanodraht-Feldeffekttransistor(FET)-Einheit, wobei das Verfahren aufweist:Bilden einer Mehrzahl von Fins (128) direkt auf einem Bulk-Substrat (100) aus einem Halbleitermaterial eines ersten Typs;Bilden von einer epitaxialen Basisschicht (134) aus einem Material eines zweiten Halbleiter-Typs benachbart zu unteren Anteilen der Mehrzahl von Fins (128), wobei sich das Material des zweiten Halbleiter-Typs von dem Material des ersten Halbleiter-Typs unterscheidet;Durchführen einer Temperung derart, dass die epitaxiale Basisschicht (134) thermisch in Basisanteile der Halbleiter-Fins (128) hineingemischt wird.selektives Entfernen des Halbleitermaterials des zweiten Typs in Bezug auf das Halbleitermaterial des ersten Typs, um eine Mehrzahl von Nanodrähten (138) aus der Mehrzahl von Fins (128) zu bilden, wobei die Mehrzahl von Nanodrähten (138) über dem Bulk-Halbleitermaterial (100) hängt.

公开(公告)号：DE102012217482B4

公开(公告)日：2019-07-04

申请号：DE102012217482

申请日：2012-09-26

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  GLODDE MARTIN ,  GUILLORN MICHAEL A

IPC: H01L29/775 ,  B82B1/00 ,  B82B3/00 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/283 ,  H01L21/336 ,  H01L29/49 ,  H01L29/78

Abstract: Struktur, aufweisend:ein Substrat (10), welches eine Kohlenstoff-Nanoröhre (14) aufweist, die über einer Fläche des Substrats (10) angeordnet ist, wobei die Kohlenstoff-Nanoröhre (14) teilweise innerhalb einer elektrisch isolierenden Schutzschicht (16) angeordnet ist;einen Gate-Stapel, welcher über dem Substrat (10) angeordnet ist, wobei ein erster Abschnitt einer Länge der Kohlenstoff-Nanoröhre (14), der nicht von der elektrisch isolierenden Schutzschicht (16) bedeckt ist, durch den Gate-Stapel führt, wobei der Gate-Stapel den ersten Abschnitt der Länge der Kohlenstoff-Nanoröhre vollumfänglich umschließt und wobei der erste Abschnitt der Länge einen Kanal definiert;einen Source-Kontakt, welcher in Nachbarschaft zu einer ersten Seite des Gate-Stapels angeordnet ist, wobei ein zweiter Abschnitt der Länge der Kohlenstoff-Nanoröhre (14), der nicht von der elektrisch isolierenden Schutzschicht (16) bedeckt ist, elektrisch leitfähig mit dem Source-Kontakt verbunden ist; undeinen Drain-Kontakt, der in Nachbarschaft zu einer zweiten, gegenüber liegenden Seite des Gate-Stapels angeordnet ist, wobei ein dritter Abschnitt der Länge der Kohlenstoff-Nanoröhre (14), der nicht von der elektrisch isolierenden Schutzschicht (16) bedeckt ist, elektrisch leitfähig mit dem Drain-Kontakt verbunden ist,wobei der Gate-Stapel, der Source-Kontakt und der Drain-Kontakt innerhalb der elektrisch isolierenden Schutzschicht (16) und innerhalb einer elektrisch isolierenden organischen Planarisierungsschicht (18) enthalten sind, welche über der elektrisch isolierenden Schutzschicht (16) angeordnet ist.

公开(公告)号：DE112012003834T5

公开(公告)日：2014-06-05

申请号：DE112012003834

申请日：2012-10-06

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  ENGELMANN SEBASTIAN U ,  GUILLORN MICHAEL A ,  CHANG LELAND

IPC: H01L29/66

Abstract: Struktur und Verfahren zum Herstellen einer Barrierenschicht, die eine elektromechanische Einheit und eine CMOS-Einheit auf einem Substrat trennt. Eine beispielhafte Struktur beinhaltet eine schützende Schicht, welche die elektromechanische Einheit verkapselt, wobei die Barrierenschicht einem Ätzprozess standhalten kann, der in der Lage ist, die schützende Schicht, jedoch nicht die Barrierenschicht zu entfernen. Das Substrat kann ein Silicium-auf-Isolator-Substrat oder ein Substrat mit einem Multischicht-Wafer sein. Die elektromechanische Einheit kann ein mikroelektromechanisches System (MEMS) oder ein nanoelektromechanisches System (NEMS) sein.

公开(公告)号：DE102012207913A1

公开(公告)日：2012-12-13

申请号：DE102012207913

申请日：2012-05-11

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  HAENSCH WILFRIED ERNST-AUGUST ,  GUILLORN MICHAEL A

IPC: H01L21/336 ,  H01L29/78

Abstract: FinFET-Einheiten und Verfahren zu ihrer Fertigung werden bereitgestellt. In einem Aspekt beinhaltet ein Verfahren zur Fertigung einer FET-Einheit die folgenden Schritte. Ein Wafer, der eine aktive Schicht auf einem Isolator aufweist, wird bereitgestellt. Eine Vielzahl von Finnen-Hartmasken wird auf der aktiven Schicht strukturiert. Ein Dummy-Gate wird über einem mittleren Abschnitt der Finnen-Hartmasken platziert. Ein oder mehrere Dotiermittel werden in Source- und Drain-Bereichen der Einheit implantiert. Eine dielektrische Füllmaterialschicht wird um das Dummy-Gate herum abgeschieden. Das Dummy-Gate wird entfernt, um einen Graben in der dielektrischen Füllmaterialschicht auszubilden. Die Finnen-Hartmasken werden dazu verwendet, eine Vielzahl von Finnen in der aktiven Schicht in dem Graben zu ätzen. Die Dotiermittel werden aktiviert. Ein Ersatzgate wird in dem Graben ausgebildet, wobei der Schritt der Aktivierung der Dotiermittel vor dem Schritt der Ausbildung des Ersatzgate durchgeführt wird.

公开(公告)号：DE102016105486A1

公开(公告)日：2016-09-29

申请号：DE102016105486

申请日：2016-03-23

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  GUILLORN MICHAEL A ,  LAUER ISAAC ,  SLEIGHT JEFFREY W

IPC: H01L21/8238 ,  H01L21/28 ,  H01L21/336 ,  H01L27/092 ,  H01L29/775 ,  H01L29/78

Abstract: In einem Aspekt wird ein Verfahren zum Bilden einer CMOS-Einheit mit mehreren Transistoren bereitgestellt, die unterschiedliche Vts aufweist, das beinhaltet: Bilden von Nanodrähten und Pads auf einem Wafer, wobei die Nanodrähte in variierenden Höhen über einer Oxidschicht des Wafers aufgehängt werden; sowie Bilden von Gate-Stapeln der Transistoren, die wenigstens teilweise Teilbereiche von jedem der Nanodrähte umgeben durch: i) Abscheiden eines konformen Gate-Dielektrikums um die Nanodrähte herum und auf dem Wafer unter den Nanodrähten; ii) Abscheiden eines konformen Metalls mit Austrittsarbeit auf dem konformen Gate-Dielektrikum um die Nanodrähte herum und auf dem Wafer unter den Nanodrähten, wobei eine Menge des konformen Metalls mit Austrittsarbeit, die um die Nanodrähte herum abgeschieden wird, aufgrund der variierenden Höhen variiert wird, in denen die Nanodrähte über der Oxidschicht aufgehängt werden; und iii) Abscheiden einer konformen Schicht aus Polysilicium auf dem konformen Metall mit Austrittsarbeit um die Nanodrähte herum und auf dem Wafer unter den Nanodrähten.

公开(公告)号：GB2509660B

公开(公告)日：2016-02-24

申请号：GB201407290

申请日：2012-10-25

Applicant: ZEON CORP ,  IBM

Inventor： CHANG JOSEPHINE B ,  ENGELMANN SEBASTIAN U ,  FULLER NICHOLAS C M ,  GUILLORN MICHAEL A ,  NAKAMURA MASAHIRO

IPC: H01L21/31 ,  H01L21/311

Abstract: An anisotropic silicon nitride etch provides selectivity to silicon and silicon oxide by forming a fluorohydrocarbon-containing polymer on silicon surfaces and silicon oxide surfaces. Selective fluorohydrocarbon deposition is employed to provide selectivity to non-nitride surfaces. The fluorohydrocarbon-containing polymer interacts with silicon nitride to form a volatile compound, thereby enabling etching of silicon nitride. The fluorohydrocarbon-containing polymer interacts with silicon oxide at a low reaction rate, retarding, or completely stopping, the etching of silicon oxide. The fluorohydrocarbon-containing polymer does not interact with silicon, and protects silicon from the plasma. The anisotropic silicon nitride etch can be employed to etch silicon nitride selective to silicon and silicon oxide in any dimension, including small dimensions less than 50 nm.

公开(公告)号：DE112012004143T5

公开(公告)日：2014-09-11

申请号：DE112012004143

申请日：2012-10-25

Applicant: IBM ,  ZEON CORP

Inventor： NAKAMURA MASAHIRO ,  GUILLORN MICHAEL A ,  FULLER NICHOLAS C M ,  ENGELMANN SEBASTIAN U ,  CHANG JOSEPHINE B

IPC: H01L21/311 ,  H01L21/762 ,  H01L21/8232 ,  H01L27/085

Abstract: Eine anisotrope Ätzung von Siliciumnitrid stellt Selektivität gegenüber Silicium und Siliciumoxid durch Ausbilden eines fluorkohlenwasserstoffhaltigen Polymers auf Siliciumflächen und Siliciumoxidflächen bereit. Eine selektive Abscheidung von Fluorkohlenwasserstoff wird eingesetzt, um Selektivität gegenüber Nichtnitridflächen bereitzustellen. Das fluorkohlenwasserstoffhaltige Polymer tritt mit Siliciumnitrid in Wechselwirkung, um eine flüchtige Verbindung zu bilden, wodurch ein Ätzen von Siliciumnitrid ermöglicht wird. Das fluorkohlenwasserstoffhaltige Polymer tritt bei einer niedrigen Reaktionsgeschwindigkeit mit Siliciumoxid in Wechselwirkung und verzögert oder beendet das Ätzen von Siliciumoxid vollständig. Das fluorkohlenwasserstoffhaltige Polymer tritt nicht mit Silicium in Wechselwirkung und schützt das Silicium vor dem Plasma. Die anisotrope Ätzung von Siliciumnitrid kann eingesetzt werden, um Siliciumnitrid selektiv gegenüber Silicium und Siliciumoxid in einer beliebigen Größenordnung zu ätzen, darunter bei kleinen Abmessungen von weniger als 50 nm.

公开(公告)号：DE112012003882T5

公开(公告)日：2014-07-10

申请号：DE112012003882

申请日：2012-10-06

Applicant: IBM

Inventor： GUILLORN MICHAEL A ,  CHANG JOSEPHINE B ,  CHANG LELAND ,  HAENSCH WILFRIED ERNST-AUGUST

IPC: H01L21/82

Abstract: Eine Speicherzelle, eine Gruppe von Speicherzellen und ein Verfahren zur Fertigung einer Speicherzelle mit Multigate-Transistoren wie z. B. vollständig verarmte finFET- oder Nanodraht-Transistoren in eingebettetem DRAM. Die Speicherzelle umfasst einen Grabenkondensator, einen nicht-planaren Transistor und eine selbstjustierende Silicid-Verbindung, die den Grabenkondensator mit dem nicht-planaren Transistor elektrisch verbindet.