公开(公告)号：FR2884988A1

公开(公告)日：2006-10-27

申请号：FR0504034

申请日：2005-04-22

Applicant: ST MICROELECTRONICS SA

Inventor： ROCHE PHILIPPE ,  JACQUET FRANCOIS ,  CLERC SYLVAIN

IPC: H03K19/003 ,  H01L23/552

Abstract: Cette bascule protégée contre des pics de courant ou de tension comprend une première porte (P1) de transfert de données recevant, en entrée, des données d'entrée (D, DN) de la bascule, une première cellule de verrouillage maître (C1) raccordée en sortie de la première porte de transfert, une deuxième cellule de verrouillage esclave et une deuxième porte de transfert de données disposée entre les première et deuxième cellules de verrouillage, chaque cellule de verrouillage comprenant un ensemble de noeuds de stockage de données redondants.Les portes de transfert comprennent chacune des moyens (C' 1, C'2, C'3, C'4) pour écrire séparément des données dans chaque noeud de stockage.

公开(公告)号：FR2880463A1

公开(公告)日：2006-07-07

申请号：FR0500040

申请日：2005-01-04

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS

IPC: G11C8/10

Abstract: L'invention permet de réduire la consommation d'une mémoire sans affecter sa vitesse de fonctionnement à l'aide d'un décodeur de lignes 5 à faible consommation. Le décodeur de lignes comporte des circuits de pilotage DL et des circuits de décodage 30 à 31. Les circuits de pilotage DL sont répartis en groupes. Chaque groupe de circuits de pilotage ayant son alimentation partiellement coupée par au moins un transistor supplémentaire 41 à 44 si aucun circuit de pilotage du groupe n'est sélectionné. L'alimentation est partiellement coupée afin de couper l'alimentation des transistors des circuits de pilotage présentant les fuites les plus importantes. La coupure d'alimentation partielle commute des courants peu importants et ne nécessite pas de précaution lors de la remise sous-tension.

公开(公告)号：DE60301119T2

公开(公告)日：2006-06-01

申请号：DE60301119

申请日：2003-12-08

Applicant: ST MICROELECTRONICS SA

Inventor： FOURNEL RICHARD ,  VINCENT EMMANUEL ,  BRUYERE SYLVIE ,  CANDELIER PHILIPPE ,  JACQUET FRANCOIS

IPC: G11C17/14 ,  G11C14/00

Abstract: The memory cell (10) comprises two inverter circuits (14,16) interconnected between the data nodes (N1,N2) so to form a memory circuit (12), two programming transistors (28,30) for implementing an irreversible degradation of the gate oxide layers of transistors (18,18'), and two transistors (32,34) for implementing the functioning of the memory cell after programming. Each inverter circuit (14,16) comprises supplementary MOS transistors (18,20;18',20') connected in series between a supply voltage source (VDD) and the ground circuit (22). Each inverter circuit comprises a p-MOS transistor (18,18') and an n-MOS transistor (20,20'), and the data nodes (N1,N2) are formed between the two transistors, n-MOS and p-MOS. The degraded MOS transistor is a transistor with thin gate oxide layer (GO1). The oxide layer is degraded at least locally so to obtain a variation of current through the transistor at the time of reading the cell. The programming transistors (28,30), or the diodes, are connected between the programming control line (PROG) and the transistors of the inverter circuits. The n-MOS programming transistors (28,30) ensure a selective connection of the gates of the transistors (18,18') to a programming voltage (VREF) at a level sufficient to cause the degradation of the gate oxide layers of the transistors. The inverter circuits are interconnected by the intermediary of a n-MOS transistor (32,34) connected to the control line (SRAM) of functioning the cell as the SRAM cell. The drain and the source electrodes of the transistors (32,34) are connected to the gates of the transistors of the inverter circuits.

公开(公告)号：FR2857150A1

公开(公告)日：2005-01-07

申请号：FR0307960

申请日：2003-07-01

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS ,  CANDELLIER PHILIPPE ,  CERUTTI ROBIN ,  CORONEL PHILIPPE ,  MAZOYER PASCALE

IPC: G11C11/405 ,  H01L27/06 ,  H01L27/108 ,  H01L27/12 ,  G11C11/401 ,  H01L21/8242

Abstract: The unit has a pair of cells (C1, C2) for storing two independent bits and including field effect transistors with grid (4, 14), respectively. A channel is arranged in a source zone (102), and the two transistors are arranged in between the source zone and a drain zone. An electrode of single polarization (24) is arranged between intermediate portions (1, 11) of the two transistors. An independent claim is also included for a method for manufacturing an integrated DRAM on a surface of a substrate.

公开(公告)号：FR2824176B1

公开(公告)日：2003-10-31

申请号：FR0105814

申请日：2001-04-30

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS ,  VAUTRIN FLORENT

IPC: G11C7/06 ,  G11C7/14 ,  G11C11/406 ,  G11C11/4091 ,  G11C11/413 ,  G11C7/00

公开(公告)号：FR2833783A1

公开(公告)日：2003-06-20

申请号：FR0116072

申请日：2001-12-13

Applicant: ST MICROELECTRONICS SA

Inventor： SCHOELLKOPF JEAN PIERRE ,  JACQUET FRANCOIS ,  ROCHE PHILIPPE

IPC: G11C11/412 ,  H01L27/11 ,  H03K3/037 ,  H03K19/08

Abstract: The integrated circuit has a first (C1) and second (C2) capacitor connected in series between a first and second node. A control wire (450) is connected to the common point between the two capacitors.

公开(公告)号：FR2810150B1

公开(公告)日：2002-10-04

申请号：FR0007522

申请日：2000-06-13

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS ,  GODUCHEAU OLIVIER

IPC: G11C11/401 ,  G11C7/08 ,  G11C7/12 ,  G11C7/14 ,  G11C11/409 ,  G11C11/4094 ,  G11C11/4099

Abstract: The method of memory cell read access control has a memory cell (CM) connected to a bit line (BL) and having a reference cell (DCMP) connected to a reference line (BLN). During the read phase the reference cell and secondary reference (DCMS) are connected to the bit line and after deactivating the reference cells precharging the bit line to a precharge voltage above or below the final voltage.

公开(公告)号：FR2810150A1

公开(公告)日：2001-12-14

申请号：FR0007522

申请日：2000-06-13

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS ,  GODUCHEAU OLIVIER

IPC: G11C11/401 ,  G11C7/08 ,  G11C7/12 ,  G11C7/14 ,  G11C11/409 ,  G11C11/4094 ,  G11C11/4099

Abstract: The method of memory cell read access control has a memory cell (CM) connected to a bit line (BL) and having a reference cell (DCMP) connected to a reference line (BLN). During the read phase the reference cell and secondary reference (DCMS) are connected to the bit line and after deactivating the reference cells precharging the bit line to a precharge voltage above or below the final voltage.

公开(公告)号：DE602006006646D1

公开(公告)日：2009-06-18

申请号：DE602006006646

申请日：2006-12-22

Applicant: ST MICROELECTRONICS SA

Inventor： DRAY CYRILLE ,  JACQUET FRANCOIS ,  BARASINSKI SEBASTIEN

IPC: G11C11/419

公开(公告)号：FR2922386A1

公开(公告)日：2009-04-17

申请号：FR0758346

申请日：2007-10-16

Applicant: ST MICROELECTRONICS SA

Inventor： LASBOUYGUES BENOIT ,  CLERC SYLVAIN ,  ARTIERI ALAIN ,  ZOUNES THOMAS ,  JACQUET FRANCOIS

IPC: H03K5/05

Abstract: L'invention concerne un générateur d'impulsions de synchronisation destinées à au moins deux registres, comprenant une première entrée (CK) destinée à recevoir un signal d'horloge et au moins une sortie (CP) destinée à fournir les impulsions sur l'entrée d'horloge desdits registres, caractérisé en ce qu'il comporte au moins une deuxième entrée (SETH) destinée à recevoir un signal de forçage de la sortie, indépendamment du signal d'horloge, pour rendre transparents lesdits registres.