公开(公告)号：KR200415365Y1

公开(公告)日：2006-05-02

申请号：KR2020060004924

申请日：2006-02-22

Applicant: 주식회사 다넷시스

Inventor： 권성원

IPC: H03M1/66 ,  H04B7/24

CPC classification number: H03M1/66 ,  H03M2201/196 ,  H03M2201/61 ,  H03M2201/62 ,  H03M2201/932

Abstract: 디지털-아날로그 변환기가 개시된다. 다수의 디지털 제어신호들에 응답하여 아날로그 전압들을 발생시키기 위한 디지털-아날로그 변환기는 아날로그 전압들을 출력하기 위한 제1단자, 및 제2단자 사이에 직렬로 접속된 다수의 제1저항들, 각각이 상기 직렬로 접속된 다수의 제1저항들 중에서 대응되는 두 개의 저항들 사이에 형성된 다수의 노드들, 및 다수의 제2저항들을 구비하며, 상기 다수의 제2저항들 각각의 제1단은 상기 제1단자, 상기 다수의 노드들 중에서 대응되는 노드, 및 상기 제2단자에 접속되고, 상기 다수의 제2저항들 각각의 제2단은 대응되는 디지털 제어신호를 수신한다. 본 고안에 따른 디지털-아날로그 변환기는 다수의 저항들로만 구성되므로, 다수의 반도체 소자들을 구비하는 종래의 디지털-아날로그 변환기에 비해 통신회선의 주파수 특성 변화에 신속하게 반응하고, 저전력 소모 및 통신장치의 소형화가 가능하며, 불량률도 낮다.
DAC, 디지털-아날로그 변환기, 모뎀, 통신장치

公开(公告)号：KR1020020015770A

公开(公告)日：2002-03-02

申请号：KR1020000048873

申请日：2000-08-23

Applicant: 동부일렉트로닉스 주식회사 ,  주시회사 골드퍼시픽

Inventor： 정재만 ,  김민정

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M1/06 ,  H03M2201/61 ,  H03M2201/814

Abstract: PURPOSE: A digital analog converter is provided, which can reduce an INLE(Integral Non Linearity Error) and a DNLE(Differential Non Linearity Error) by making a current flowing from each MOS transistor to a switch of each unit current cell equal each other. CONSTITUTION: According to the digital analog converter, a decoder(100) decoding a digital input signal(DIG) is arranged on the left, and a current switch part(400) comprising unit current cells(SM11,SM12,..,SMni) in a matrix form constituted with a number of switches(S1,S2,...) outputting a current(IOUT) corresponding to the digital input signal is arranged on the right of the decoder. One end of each switch is connected to each drain port of a number of MOS transistors(M1,M2...Mi...). And a current supply MOS transistor(Ms)(300) of a mirror circuit constituted with a current supply MOS transistor(Ms) and a number of MOS transistors(M1,M2...Mi...) are arranged on an upper part of the current switch part, and each MOS transistor is arranged in the unit current cell. The current supply MOS transistor is connected to a constant current source(I0) supplying a constant current with a source port connected to a power supply voltage(Vdd).

Abstract translation: 目的：提供数字模拟转换器，通过使电流从每个MOS晶体管流向每个单元当前单元的开关相互相等，可以减少INLE（积分非线性误差）和DNLE（差分非线性误差）。 构成：根据数字模拟转换器，在左侧布置解码器（100），数字输入信号（DIG）进行解码，并且包括单位当前单元（SM11，SM12，...，SMni）的电流开关部分（400） 以与数字输入信号相对应的输出电流（IOUT）的多个开关（S1，S2，...）构成的矩阵形式配置在解码器的右侧。 每个开关的一端连接到多个MOS晶体管（M1，M2 ... Mi ...）的每个漏极端口。 并且，由电流源MOS晶体管（Ms）和多个MOS晶体管（M1，M2 ... Mi ...）构成的镜面电路的电流源MOS晶体管（Ms）（300）设置在上部 的电流开关部分，并且每个MOS晶体管布置在单位电流单元中。 电流源MOS晶体管连接到与连接到电源电压（Vdd）的源极端口提供恒定电流的恒流源（I0）。

公开(公告)号：KR1020000060712A

公开(公告)日：2000-10-16

申请号：KR1019990009256

申请日：1999-03-18

Applicant: 현대반도체 주식회사

Inventor： 심재철

IPC: H03M1/46

CPC classification number: H03M1/1245 ,  H03M2201/61

Abstract: PURPOSE: An analog-to-digital converter is provided to be capable of obtaining an exact analog-to-digital conversion value by enabling a user to set charge time. CONSTITUTION: An analog-to-digital converter comprises a comparator(10) which compares an analog signal(ANI) and a reference voltage from a digital-to-analog converter(20). A controller(30) controls operating timing of the comparator(10) and the converter(20), and latches an output of the comparator(10). The converter(20) converts a latched value of the controller(30) into an analog value, and a divider(40) divides a clock source(ADCKI) depending on various division rates. A multiplexer(50) selects one of outputs of the divider(40) according to a selection of a user. An additional pulse generator(60) receives an output(MSB) of the largest division rate of the divider(40) and a clock from the multiplexer(50), and generates an additional pulse. An AND gate(AND1) mixes a reference voltage from the controller(30), an analog signal input control signal, and a clock from the additional pulse generator(60) to then control the reference voltage and an analog signal input.

Abstract translation: 目的：提供一个模拟 - 数字转换器，通过使用户能够设置充电时间，能够获得准确的模数转换值。 构成：模数转换器包括比较器（10），其比较模拟信号（ANI）和来自数模转换器（20）的参考电压。 控制器（30）控制比较器（10）和转换器（20）的操作定时，并锁存比较器（10）的输出。 转换器（20）将控制器（30）的锁存值转换为模拟值，分频器（40）根据各种分频率对时钟源（ADCKI）进行分频。 复用器（50）根据用户的选择来选择除法器（40）的输出之一。 附加脉冲发生器（60）接收分频器（40）的最大分频率的输出（MSB）和来自多路复用器（50）的时钟，并产生附加脉冲。 与门（AND1）混合来自控制器（30）的参考电压，模拟信号输入控制信号和来自附加脉冲发生器（60）的时钟，从而控制参考电压和模拟信号输入。

公开(公告)号：KR101200942B1

公开(公告)日：2012-11-13

申请号：KR1020110103277

申请日：2011-10-10

Applicant: 동국대학교 산학협력단

Inventor： 송민규 ,  김대윤 ,  김영훈 ,  최동귀

IPC: H03M1/12

CPC classification number: H03M1/141 ,  H03M1/121 ,  H03M2201/2216 ,  H03M2201/61 ,  H03M2201/62 ,  H03M2201/93

Abstract: PURPOSE: An analog-digital converter and a method thereof are provided to increase accuracy by using folding and interpolation. CONSTITUTION: An upper signal processing part(120) generates an upper analog signal by amplifying an analog signal in a preset amplification ratio. A lower signal processing part(130) generates a lower analog signal by amplifying and folding the analog signal through an amplification line including an odd number of amplifiers. A comparison part(140) generates a comparison signal by comparing the upper analog signal and the lower analog signal according to a preset reference voltage. An encoding part(150) generates an upper digital signal by the upper analog signal and a lower digital signal by the lower analog signal according to the comparison signal. The encoding part generates an output signal by adding the upper digital signal and the lower digital signal. [Reference numerals] (110) Input part; (120) Upper signal processing part; (130) Lower signal processing part; (140) Comparison part; (150) Encoding part

Abstract translation: 目的：提供一种模拟数字转换器及其方法，以通过使用折叠和插值来提高精度。 构成：上信号处理部（120）通过以预设的放大率放大模拟信号来生成上模拟信号。 较低信号处理部分（130）通过包括奇数放大器的放大线放大和折叠模拟信号来产生较低的模拟信号。 比较部分（140）通过根据预设的参考电压比较上模拟信号和下模拟信号来产生比较信号。 编码部分（150）根据比较信号通过上模拟信号和较低数字信号通过较低模拟信号产生上数字信号。 编码部分通过将上数字信号和下数字信号相加来产生输出信号。 （附图标记）（110）输入部; （120）上信号处理部分; （130）下信号处理部分; （140）比较部分; （150）编码部分

公开(公告)号：KR101136969B1

公开(公告)日：2012-04-19

申请号：KR20100139495

申请日：2010-12-30

Applicant: KOREA ELECTRONICS TECHNOLOGY

Inventor： CHO SARM GOO ,  LEE WOO SUNG ,  KIM DONG SU

IPC: H03M3/02

CPC classification number: H03M3/39 ,  H03M3/32 ,  H03M2201/196 ,  H03M2201/61

Abstract: PURPOSE: A bandpass modulator is provided to increase stability, the size of an output signal, and coding efficiency by reducing the signal accumulation of a resonator. CONSTITUTION: A bandpass delta-sigma modulator(200) comprises first to fourth calculation units(202,204,206,208), first and second resonant units(212,214), first and second quantization units(222,224), a shifter(232), and a delay unit(242). The first and the second resonant units are parallely connected. The first calculation unit, the first resonant unit, and a first quantization unit are included in a first stage. The second calculation unit, the second resonant unit, and the second quantization unit are included in a second stage. The first calculation unit is connected to the input of the first resonant unit. The first resonant unit passes through a signal having a specific frequency band from an output signal of the first calculation unit.

Abstract translation: 目的：提供一种带通调制器，通过减少谐振器的信号累积来提高稳定性，输出信号的大小和编码效率。 构成：带通Δ-Σ调制器（200）包括第一至第四计算单元（202,204,206,208），第一和第二谐振单元（212,214），第一和第二量化单元（222,224），移位器（232）和延迟单元 242）。 第一和第二谐振单元并联连接。 第一计算单元，第一谐振单元和第一量化单元包括在第一级中。 第二计算单元，第二谐振单元和第二量化单元包括在第二阶段中。 第一计算单元连接到第一谐振单元的输入端。 第一谐振单元从第一计算单元的输出信号通过具有特定频带的信号。

公开(公告)号：KR1020100123103A

公开(公告)日：2010-11-24

申请号：KR1020090042136

申请日：2009-05-14

Applicant: 주식회사 실리콘웍스

Inventor： 김기덕 ,  조규형 ,  전용준 ,  전진용 ,  정승철 ,  이성우

IPC: H03M1/12 ,  H03M1/66

CPC classification number: H03M1/66 ,  H03M1/06 ,  H03M2201/3194 ,  H03M2201/61 ,  H03M2201/62 ,  H03M2201/814

Abstract: PURPOSE: By it partials, medially eliminating error toward the input of digital data the digital to analog converter enhances the accuracy of the digital to analog converter. CONSTITUTION: It distributes to the before distribution class field of the plurality having the size of the reference current decision by discussion search the reference current which the electric current distribution part(20) is provided from the reference current route of supply source. According to the rotating exchange part is the control signal, the route of the before distribution class field having the route of being exchanged as described above is re-exchanged.

Abstract translation: 目的：通过内部消除数字数据输入的错误，数模转换器提高了数模转换器的精度。 构成：通过讨论从供应源的参考电流路径提供电流分配部（20）的参考电流，分配到具有参考电流决定大小的多个的前分发类场中。 根据旋转交换部分是控制信号，重新交换具有如上所述交换路线的分配前场的路线。

公开(公告)号：KR1020090053872A

公开(公告)日：2009-05-28

申请号：KR1020070120561

申请日：2007-11-24

Applicant: 인하대학교 산학협력단

Inventor： 윤광섭 ,  주찬양

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M2201/61 ,  H03M2201/6372 ,  H03M2201/644 ,  H03M2201/932

Abstract: 본 발명은 디지털-아날로그 변환기에 관한 것으로서, 이진 디코더 구조를 갖는 디지털-아날로그 변환기에 관한 것이다.
본 발명은 N비트(bit)의 디지털 데이터를 입력받아 N개의 입력신호를 출력하는 입력 버퍼부(100)와, N개의 입력 신호를 입력받아 2
N -1개의 출력 신호를 출력하는 이진 디코더부와, 2
N -1개의 출력 신호를 입력받아 2(2
N -1)개의 차동 출력 신호를 출력하는 스위치 구동부와, 바이어스(bias)로부터 기준 전류와 바이어스 전압을 인가받고 스위치 구동부의 출력 신호를 입력받아 비반전 출력전류와 반전 출력전류를 출력하는 전류원 셀부, 및 비반전 출력전류와 반전 출력전류를 인가받아 출력전압으로 변환시키는 부하 저항부를 포함한다.
상기와 같은 본 발명은 전류원 부정합에 의한 글리치를 줄이고, 출력 신호의 선형성을 향상시켜 디지털-아날로그 변환기의 정적 성능과 동적 성능을 향상시키는 효과가 있다.
디지털-아날로그 변환기, DAC, 이진 디코더

公开(公告)号：KR1020090027416A

公开(公告)日：2009-03-17

申请号：KR1020070092618

申请日：2007-09-12

Applicant: 지씨티 세미컨덕터 인코포레이티드 ,  재단법인서울대학교산학협력재단

Inventor： 이희범 ,  김수환 ,  정덕균

IPC: H03M3/02

CPC classification number: H03M3/494 ,  H03M1/12 ,  H03M3/394 ,  H03M2201/61 ,  H03M2201/646

Abstract: A loop filter for a continuous time sigma delta analog to digital converter is provided to improve a NTF(Noise Transfer Function) property of a continuous time sigma delta analog to digital converter by using a sallen and key filter element. A loop filter includes an input terminal(1110) and an analog active filter(1120). An input signal(X2(t)) is inputted in the input terminal, and indicates at least a part of a digital output signal(y(n)) outputted from a sigma delta analog to digital converter. The analog active filter is connected to the input terminal, and includes M active devices(1122, 1124, 1126) and an output terminal(1128). M active devices provide a power gain. An output signal(I5(t)) is outputted from the output terminal, and indicates a total signal outputted from M active devices. The analog active filter performs N(N>M) integration.

Abstract translation: 提供了一种用于连续时间Σ-Δ模数转换器的环路滤波器，以通过使用sallen和键滤波器元件来提高连续时间Σ-Δ模数转换器的NTF（噪声传递函数）特性。 环路滤波器包括输入端子（1110）和模拟有源滤波器（1120）。 输入信号（X2（t））被输入到输入端子，并且指示从Σ-Δ模数转换器输出的数字输出信号（y（n））的至少一部分。 模拟有源滤波器连接到输入端，并且包括M个有源器件（1122,1124,1126）和一个输出端子（1128）。 M个有源器件提供功率增益。 从输出端输出输出信号（I5（t）），表示从M个有源装置输出的总信号。 模拟有源滤波器进行N（N> M）整合。

公开(公告)号：KR1020080024905A

公开(公告)日：2008-03-19

申请号：KR1020060089656

申请日：2006-09-15

Applicant: 삼성전자주식회사

Inventor： 김광호

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M7/165 ,  H03M2201/61 ,  H03M2201/62 ,  H03M2201/932

Abstract: A thermometer decoder is provided to decrease a size of the thermometer decoder by removing input signal decoders from respective output cells. A lower bit decoder(410) decodes lower half bits of an input signal and outputs lower bit signals. An upper bit decoder(430) decodes upper half bits of the input signal and outputs upper bit signals. A decoder(450) includes plural decoder stages having a predetermined number of output cells. One of the output cells decodes the input signal and outputs decoded output signals. The output cells in the decoder stage do not include separate input signal decoders. The output cell receives one of the lower bit signals, one of the upper bit signals, and the output signal from a next output cell, and combines the received signals to generate the output signal.

Abstract translation: 提供了一种温度计解码器，通过从相应的输出单元去除输入信号解码器来减小温度计解码器的尺寸。 低位解码器（410）解码输入信号的下半位，并输出低位信号。 高位解码器（430）解码输入信号的上半位并输出高位信号。 解码器（450）包括具有预定数量的输出单元的多个解码器级。 其中一个输出单元解码输入信号并输出​​解码的输出信号。 解码器级中的输出单元不包括单独的输入信号解码器。 输出单元从下一个输出单元接收一个低位信号，一个高位信号和一个输出信号，并组合接收的信号以产生输出信号。

公开(公告)号：KR1020050066929A

公开(公告)日：2005-06-30

申请号：KR1020040011197

申请日：2004-02-20

Applicant: 한국전자통신연구원

Inventor： 이승철 ,  조민형 ,  박문양

IPC: H03M1/14

CPC classification number: H03M1/141 ,  H03M1/0607 ,  H03M2201/61 ,  H03M2201/76

Abstract: 본 발명은 아날로그-디지털 변환기에 관한 발명이다. 특히, 파이프라인 폴딩 구조의 아날로그-디지털 변환기에 관한 발명이다.
본 발명에 의한 파이프라인 폴딩 구조의 아날로그-디지털 변환기는 아날로그 입력 전압을 샘플링하여 출력하는 제 1 샘플-앤드-홀드부, 기준전압들을 발생시키는 기준전압 발생기, 상기 제 1 샘플-앤드-홀드부의 출력에 각 기준전압을 뺀 값들을 증폭하여 출력하되, 증폭기의 비대칭성으로 인한 오프셋의 영향을 제거한 선행 증폭기, 상기 선행 증폭기의 출력을 폴딩하여 출력하는 제 1 폴더, 상기 제 1 폴더의 출력을 샘플링하여 출력하는 제 2 샘플-앤드-홀드부, 상기 제 2 샘플-앤드-홀드부의 출력을 폴딩하여 출력하는 제 2 폴더, 및 상기 선행 증폭기의 출력 및 상기 제 2 폴더의 출력값을 비교 연산하여 디지털 출력값을 구하는 비교기를 포함한다.
본 발명에 의한 파이프라인 폴딩 구조의 아날로그-디지털 변환기는 특히 소자의 부정합으로 의하여 발생하는 오프셋을 제거함으로써, 고해상도의 아날로그-디지털 변환기를 구현할 수 있다는 장점이 있다.