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公开(公告)号：KR1020000021301A
公开(公告)日：2000-04-25
申请号：KR1019980040317
申请日：1998-09-28
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: PURPOSE: A method for forming a trench isolation is provided to prevent a dent from being generated around an insulating layer on a side wall when forming a trench isolation. CONSTITUTION: A method for forming a trench isolation includes a first through sixth step. The first step is to form a first oxide layer on a semiconductor substrate(30) by using N2 gas and O2 gas and to form a first N2O film(36) on a boundary of the semiconductor substrate. The second step is to deposit a first nitride layer on the first oxide layer. The third step is to define an active area and an inactive area by patterning the first oxide layer, the first nitride layer and the first N2O layer. The fourth step is to form a trench by etching the semiconductor substrate of the inactive area with a predetermined depth. The fifth step is to form a second oxide layer on a side wall of the trench by using the O2 gas and the N2 gas and to form a second N2O layer(42a,42b) on a boundary of the semiconductor substrate. The sixth step is to form a trench isolation by filling up a third oxide layer on the trench.
Abstract translation: 目的：提供一种用于形成沟槽隔离的方法，以防止在形成沟槽隔离时在侧壁上的绝缘层周围产生凹痕。 构成：用于形成沟槽隔离的方法包括第一至第六步骤。 第一步骤是通过使用N 2气体和O 2气体在半导体衬底（30）上形成第一氧化物层，并在半导体衬底的边界上形成第一N2O膜（36）。 第二步是在第一氧化物层上沉积第一氮化物层。 第三步是通过图案化第一氧化物层，第一氮化物层和第一N2O层来限定有源区和非活性区。 第四步骤是通过以预定深度蚀刻非活性区域的半导体衬底来形成沟槽。 第五步是通过使用O 2气体和N 2气体在沟槽的侧壁上形成第二氧化物层，并在半导体衬底的边界上形成第二N2O层（42a，42b）。 第六步是通过在沟槽上填充第三氧化物层来形成沟槽隔离。
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公开(公告)号：KR100195208B1
公开(公告)日：1999-06-15
申请号：KR1019960011290
申请日：1996-04-15
Applicant: 삼성전자주식회사
IPC: H01L21/76
CPC classification number: H01L21/76232
Abstract: 반도체 장치의 소자분리막 형성 방법에 대해 기재되어 있다. 이는, 반도체기판 상에 형성된 식각패턴을 이용하여 트렌치를 형성하는 단계, 트렌치 내부를 절연물질층으로 채우는 단계, 트렌치가 절연물질층으로 채워져 있는 결과물 기판 전면을 산화 분위기에 노출시킴으로써 트렌치 내벽과 절연물질층 사이에 보충산화막을 형성하는 단계 및 식각 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 트렌치의 가장자리부의 프로파일을 개선할 수 있고, 트렌치 가장자리부가 노출되는 것을 방지할 수 있다.
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公开(公告)号：KR100147630B1
公开(公告)日：1998-11-02
申请号：KR1019950009455
申请日：1995-04-21
Applicant: 삼성전자주식회사
Inventor： 박문한
IPC: H01L21/76
CPC classification number: H01L21/76224 , H01L21/76202
Abstract: 반도체기판을 활성영역 및 비활성영역으로 구분하기 위한 소자분리방법에 관해 개시한다. 본 발명은 제1 비활성영역에 트렌치분리방법에 의한 제1 분리절연막을 형성한 다음, 상기 제1 비활성영역 보다 넓은 제2 비활성영역에 국부적 산화방법에 의해 제2 분리절연막을 형성하는 것을 특징으로 한다. 본 발명에 따르면, 소자분리영역중 좁은 부위에 트렌치방법에 의한 분리절연막을 형성하고 CMP를 실시함으로써 종래의 CMP공정시 발생하는 디슁현상을 없앨 수 있고, 상기 트렌치 소자분리공정 이후에 넓은 소자분리영역에 선택적 산화에 의해 분리절연막을 형성함으로써 트렌치 매몰산화막과 상기 선택적 산화에 의한 열산화막의 경계면에서 활성영역의 노출이 없이 소자분리를 할 수 있어 소자의 전기적 전기적 특성을 향상시킬 수 있다.
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公开(公告)号：KR1019970023996A
公开(公告)日：1997-05-30
申请号：KR1019950037277
申请日：1995-10-26
Applicant: 삼성전자주식회사
Inventor： 박문한
IPC: H01L21/76
Abstract: 본 발명은 초기의 로코스공정전에 기판에 리세스를 형성한 후 로코스 진행하여 필드 산화막을 CVD 산화막의 경계면에서 두껍게 형성하여 줌으로써 후속의 CMP공정 진행시 필드 산화막이 얇아지는 현상 또는 액티브 영역의 노출되는 문제점을 해결할 수 있는 트렌치와 로코스 조합형의 소자 분리영역을 얻을 수 있는 반도체 장치의 소자분리방법에 관한 것이다.
본 발명의 반도체 장치의 소자분리방법은 주변영역과 셀영역으로 구분된 실리콘 기판상에 패드 산화막을 형성하는 공정과, 주변영역과 셀영역의 액티브 영역상에 제1질화막을 각각 형성하는 공정과, 기판전면에 걸쳐 제2질화막을 형성하는 공정과, 주변영역의 필드영역상의 실리콘 기판을 식각하여 리세스를 형성하는 공정과, 리세스가 형성된 실리콘 기판상에 필드 산화막을 형성하는 공정과, 셀영역의 필드영역상의 실리콘 기판을 식각하여 트렌치를 형성하는 공정과, 트렌치에 CVD 산화막을 채워주는 공정과, CMP 공정을 수행하여 평탄화시켜주는 공정과, 남아있는 제1 및 제2질화막을 제거하여 트렌치와 로코스 조합형의 소자분리영역을 형성하는 공정을 포함한다.-
Patent Agency Ranking
公开(公告)号：KR101759645B1
公开(公告)日：2017-08-01
申请号：KR1020100133494
申请日：2010-12-23
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/1054 , H01L21/2255 , H01L21/26506 , H01L29/167 , H01L29/4966
Abstract: 반도체장치가제공된다. 본발명에따른반도체장치는기판내에배치되어, 활성부를정의하는소자분리패턴, 상기기판상에상기활성부를가로지르는게이트패턴, 상기게이트패턴의양 측벽들에인접한상기활성부내의한 쌍의도핑영역들및 상기활성부의상부영역(Upper region)내에배치되는확산억제원소주입영역을포함하되, 상기게이트패턴은고 유전물질을포함하는유전패턴, 도전성금속또는금속질화물을포함하는제1 도전패턴및 반도체물질을포함하는제2 도전패턴을포함하고, 상기유전패턴의최상부면은상기제1 도전패턴의최하부면과동일하거나더 낮은레벨에위치할수 있다.
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公开(公告)号：KR1020160009984A
公开(公告)日：2016-01-27
申请号：KR1020140090622
申请日：2014-07-17
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7848 , H01L21/76224 , H01L21/764 , H01L21/823412 , H01L21/823425 , H01L21/823481 , H01L21/823878 , H01L29/0847 , H01L29/165 , H01L29/4966 , H01L29/517 , H01L29/66545 , H01L29/66628 , H01L29/66636 , H01L29/7812 , H01L29/7813
Abstract: 스트레서(stressor) 및절연패턴을갖는반도체소자에관한것이다. 기판상에활성영역을한정하는소자분리막이형성된다. 상기활성영역상에제1 게이트전극이형성된다. 상기소자분리막 상에제2 게이트전극이형성된다. 상기제1 게이트전극및 상기제2 게이트전극사이의상기활성영역내에트렌치가형성된다. 상기트렌치내에스트레서(stressor)가형성된다. 상기스트레서(stressor) 및상기소자분리막 사이에형성되고상기제2 게이트전극에인접한캐비티(cavity)가배치된다. 상기캐비티(cavity) 내에절연패턴이형성된다.
Abstract translation: 本发明涉及具有应力源和绝缘图案的半导体器件。 在衬底上形成用于限定有源区的器件隔离层。 在有源区上形成第一栅电极。 在器件隔离层上形成第二栅电极。 在第一栅电极和第二栅电极之间的有源区中形成沟槽。 应力源形成在沟槽中。 在应力器和器件隔离层之间形成空腔并与第二栅电极相邻。 绝缘图案形成在空腔中。
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公开(公告)号：KR100583962B1
公开(公告)日：2006-05-26
申请号：KR1020040005858
申请日：2004-01-29
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/66537 , H01L29/1083 , H01L29/665 , H01L29/66545 , H01L29/66553 , H01L29/6659 , H01L29/7833
Abstract: 반도체 장치의 트랜지스터들 및 그 제조 방법들을 제공한다. 상기 트랜지스터 및 그 제조 방법들은 게이트 패턴에 실리 사이드 공정을 실시해서 그 패턴의 전부분을 실리 사이드 막(Silicide layer)으로 형성하여 트랜지스터의 전기적 특성을 개선하는 방안을 제시해준다. 이를 위해서, 상기 트랜지스터 및 그 제조 방법들은 반도체 기판에 활성영역을 형성하는 것을 포함한다. 상기 활성영역을 갖는 반도체 기판에 전극 영역 들 및 전극 영역들을 감싸는 확산 방지 영역들이 배치된다. 상기 전극 영역들 사이에 배치되도록 반도체 기판 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 게이트 패턴이 배치되는데, 상기 게이트 패턴은 실리 사이드 막으로 형성한다. 상기 게이트 패턴의 측부들로부터 이격되고 동시에 전극 영역들에 전기적으로 각각 접속하는 전극 패턴들을 형성한다. 이를 통해서, 상기 게이트 패턴을 갖는 트랜지스터는 반도체 장치의 구동 동안 게이트 패턴 내의 디플리이션 정전용량(Depletion Capacitace)을 줄여서 전류 구동 능력을 향상시킬 수 있다.
전극 영역, 확산 방지 영역, 게이트 패턴, 게이트 절연막, 실리 사이드 막.-
公开(公告)号：KR100568100B1
公开(公告)日：2006-04-05
申请号：KR1020010011142
申请日：2001-03-05
Applicant: 삼성전자주식회사
IPC: H01L21/76
CPC classification number: H01L21/76224
Abstract: 2단계로 채워지는 트렌치형 소자 분리막 형성방법이 개시된다. 본 발명은, 기판에 트렌치 소자 분리막을 형성함에 있어서, 먼저, 소자 분리 트렌치가 형성된 기판에 폴리실라제인 용액을 SOG(Spin On Glass) 방식으로 도포하여 트렌치를 일정 부분 채우는 SOG막을 형성한다. 트렌치를 넘치도록 채우지 않고도 균일한 도포 두께를 유지하기 위해서는 바람직하게는 폴리실라제인 용액은 고형 성분으로 고온 처리가 용이한 -[SiH
2 NH]n- 형태의 퍼하이드로 폴리실라제인을 5 내지 15 중량%를 가지는 것으로 한다. SOG막을 형성한 뒤에는 후속 열처리를 실시하게 된다. 트렌치 상부 공간을 드러내는 리세스(recess) 단계가 상면이 실리콘 기판면을 기준으로 아래쪽 일정 지점까지 낮추어지도록 이루어진다. 오존 TEOS USG막이나 HDP CVD 막이 잔여 트렌치 공간을 채운다.-
公开(公告)号：KR1020020084879A
公开(公告)日：2002-11-13
申请号：KR1020010024340
申请日：2001-05-04
Applicant: 삼성전자주식회사
IPC: H01L21/3065
Abstract: PURPOSE: A method for fabricating a semiconductor device by using a ultraviolet irradiation method is provided to prevent generation of charges trapped on an etched material layer and improve an electric characteristic of the semiconductor device by irradiating ultraviolet rays on the etched material layer. CONSTITUTION: A pad oxide layer and a silicon nitride layer are formed on a semiconductor substrate(100). A trench mask pattern is formed by patterning the silicon nitride layer. The pad oxide layer and the semiconductor substrate(100) are etched by using the trench mask pattern as an etch mask. A pad oxide layer pattern and a region of a trench(130) are formed by etching the pad oxide layer and the semiconductor substrate(100). A thermal oxide layer(140) is formed on an inner wall of the trench(130). A polysilicon layer is formed on a whole surface of the semiconductor substrate(100). A lower isolation layer pattern is formed by etching the polysilicon layer. An ultraviolet irradiation process is performed on the semiconductor substrate(100). An isolation oxide layer is formed on the semiconductor substrate(100). The trench mask pattern is exposed by etching the isolation oxide layer and an upper isolation layer pattern(160) is formed thereby. The trench mask pattern and the pad oxide layer pattern are removed.
Abstract translation: 目的：提供一种通过使用紫外线照射方法制造半导体器件的方法，以防止在蚀刻材料层上捕获的电荷的产生，并且通过在蚀刻的材料层上照射紫外线来改善半导体器件的电特性。 构成：在半导体衬底（100）上形成焊盘氧化物层和氮化硅层。 通过图案化氮化硅层形成沟槽掩模图案。 通过使用沟槽掩模图案作为蚀刻掩模蚀刻焊盘氧化物层和半导体衬底（100）。 通过蚀刻焊盘氧化物层和半导体衬底（100）来形成焊盘氧化物层图案和沟槽（130）的区域。 在所述沟槽（130）的内壁上形成热氧化物层（140）。 在半导体衬底（100）的整个表面上形成多晶硅层。 通过蚀刻多晶硅层形成较低的隔离层图案。 对半导体基板（100）进行紫外线照射处理。 在半导体衬底（100）上形成隔离氧化物层。 通过蚀刻隔离氧化物层来暴露沟槽掩模图案，由此形成上部隔离层图案（160）。 去除沟槽掩模图案和焊盘氧化物层图案。
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