公开(公告)号：KR1020050066466A

公开(公告)日：2005-06-30

申请号：KR1020030097756

申请日：2003-12-26

Applicant: 한국전자통신연구원

Inventor： 김영호 ,  박문양

IPC: H03F3/45

CPC classification number: H03F3/45188 ,  H03F3/45659 ,  H03F3/45717 ,  H03F2203/45356 ,  H03F2203/45394 ,  H03F2203/45574

Abstract: 본 발명은 신호의 DC옵셋성분이 제거되고 비대칭성이 개선되는 트랜스컨덕터에 관한 것이다. 간단한 회로구성의 증폭기들과 공통모드제어 DC옵셋제거회로에 의해서 상기 목적은 달성된다. 본 발명의 트랜스컨덕터는, 이전단에서 발생된 DC옵셋신호나 설계회로의 비대칭성으로 인한 신호의 비대칭으로 때문에 입출력노드에 걸리는 DC전압이 안정화되지 않고 과포화상태를 만들기 때문에 신호왜곡을 초래하거나 회로 오동작을 유발하게 된다. 이를 방지하기 위하여 본 DC옵셋 영향이 작은 트랜스컨덕터는 입출력 전압을 입력받아 전류공급과 출력DC값을 일정한 값으로 안정화하는 공통모드제어 DC옵셋제거회로부 트랜스컨덕터 회로내 비대칭성을 줄이고 출력저항 증가를 목적으로 하는 제1증폭부, 제2증폭부를 포함하는 것을 특징으로 한다.

公开(公告)号：KR1020040055085A

公开(公告)日：2004-06-26

申请号：KR1020020081680

申请日：2002-12-20

Applicant: 한국전자통신연구원

Inventor： 한선호 ,  윤용식 ,  최장홍 ,  박문양 ,  유현규

IPC: H03L7/097

Abstract: PURPOSE: A frequency synthesizer for multi-band and a method for synthesizing a frequency are provided to process the multi-band under the low power by using a VCO(Voltage Controlled Oscillator). CONSTITUTION: A frequency/phase detector(200) compares a reference frequency with a feedback frequency and outputs a compared result. A charge pump circuit(300) converts the compared result to the current. A low pass filter(400) generates a voltage corresponding to the output current of the charge pump circuit. A VCO(500) outputs a voltage controlled frequency corresponding to an output voltage of the low pass filter. A division circuit(600) divides the voltage controlled frequency of the VCO by a band selection ratio and outputs a desired band frequency. A channel selection division circuit(700) divides the band frequency by a channel selection ratio and generates the feedback frequency.

Abstract translation: 目的：提供用于多频带的频率合成器和用于合成频率的方法，以通过使用VCO（压控振荡器）在低功率下处理多频带。 构成：频率/相位检测器（200）将参考频率与反馈频率进行比较，并输出比较结果。 电荷泵电路（300）将比较结果转换成电流。 低通滤波器（400）产生对应于电荷泵电路的输出电流的电压。 VCO（500）输出对应于低通滤波器的输出电压的电压控制频率。 分频电路（600）将VCO的压控频率除以频带选择比，并输出期望的频带频率。 频道选择分频电路（700）将频带频率除以频道选择比，并产生反馈频率。

公开(公告)号：KR1020040055084A

公开(公告)日：2004-06-26

申请号：KR1020020081679

申请日：2002-12-20

Applicant: 한국전자통신연구원

Inventor： 한선호 ,  윤용식 ,  최장홍 ,  박문양 ,  유현규

IPC: H03L7/08

Abstract: PURPOSE: A frequency synthesizer for detecting current of a charge pump circuit is provided to minimize a delay time of a delay signal for resetting a frequency/phase detector by predicting accurately the variation according to various conditions. CONSTITUTION: A frequency synthesizer for detecting current of a charge pump circuit includes a frequency/phase detector, a charge pump circuit, and a current detector. The frequency/phase detector(100) is used for receiving the first frequency and outputting the first and the second control signals corresponding the first frequency. The charge pump circuit(200) is used for outputting the first current and the second current in response to the first and the second control signals. The current detector(300) is used for detecting a period when the first current and second current flow simultaneously, and outputting a delay signal for resetting the frequency/phase detector.

Abstract translation: 目的：提供一种用于检测电荷泵电路电流的频率合成器，用于通过根据各种条件准确地预测变化来最小化用于复位频率/相位检测器的延迟信号的延迟时间。 构成：用于检测电荷泵电路的电流的频率合成器包括频率/相位检测器，电荷泵电路和电流检测器。 频率/相位检测器（100）用于接收第一频率并输出对应于第一频率的第一和第二控制信号。 电荷泵电路（200）用于响应于第一和第二控制信号输出第一电流和第二电流。 电流检测器（300）用于同时检测第一电流和第二电流的周期，并且输出用于复位频率/相位检测器的延迟信号。

公开(公告)号：KR1020030002416A

公开(公告)日：2003-01-09

申请号：KR1020010038011

申请日：2001-06-29

Applicant: 한국전자통신연구원

Inventor： 유현규 ,  장재홍 ,  김충기 ,  박문양 ,  김성도 ,  윤용식 ,  박필재 ,  김남수 ,  김천수 ,  황남 ,  박정우

IPC: H01L27/04

Abstract: PURPOSE: A multi-metal inductor is provided to reduce a loss of a substrate and minimize a loss of a serial resistance generated from an inductor line by controlling the width of metal wires. CONSTITUTION: The first insulating layer(20) of TEOS/BPSG is formed on a silicon substrate(10). The second insulating layer(40) having a structure of SiO2/SOG/SiO2 is formed on the first insulating layer(20). The first metal wire(30) is formed on the second insulating layer(40). A via-hole(50) is formed on the second insulating layer(40) in order to connect the second metal wire(60) for forming the first metal wire(30) and the inductor. The third insulating layer(80) having the structure of SiO2/SOG/SiO2 is formed on the second insulating layer(40). A plurality of metal layers are formed within the third insulating layer(60). The third metal wire(70) is formed on the second metal wire(60). The third metal wire(70) is protected by a protective layer(90). The third metal wire(70) is connected with the second metal wire(60) through a via hole(51).

Abstract translation: 目的：提供多金属电感以减少基板的损耗，并通过控制金属线的宽度来最小化从电感线产生的串联电阻的损失。 构成：TEOS / BPSG的第一绝缘层（20）形成在硅衬底（10）上。 在第一绝缘层（20）上形成具有SiO 2 / SOG / SiO 2结构的第二绝缘层（40）。 第一金属线（30）形成在第二绝缘层（40）上。 为了连接用于形成第一金属线（30）的第二金属线（60）和电感器，在第二绝缘层（40）上形成通孔（50）。 具有SiO 2 / SOG / SiO 2结构的第三绝缘层（80）形成在第二绝缘层（40）上。 在第三绝缘层（60）内形成多个金属层。 第三金属线（70）形成在第二金属线（60）上。 第三金属线（70）由保护层（90）保护。 第三金属线（70）通过通孔（51）与第二金属线（60）连接。

公开(公告)号：KR100268646B1

公开(公告)日：2000-10-16

申请号：KR1019970069575

申请日：1997-12-17

Applicant: 한국전자통신연구원

Inventor： 송규상 ,  박문양 ,  송원철 ,  김경수

IPC: G09G3/296

Abstract: PURPOSE: A high voltage driving circuit is provided to be capable of removing the degradation of operation speed or unnecessary current consumption due to delay feature of a clamping circuit while maintaining an advantage operating high level and low level output voltages within a required range without full swing from a VDD to a ground. CONSTITUTION: A level converting part(200b) receives signals of logic level to convert the level to be suitable to an input of a driving part(300b), and consists an input(170b), a low level output(180b), a clamping(50b) and a high level output(30b). The driving part(300b) drives a load, and consists the complementary structure of a PMOS(301b) and an NMOS(302b). The input(170b) of the level converting part(200b) consists of two NMOS transistors(171b,172b), which gates are input terminals(105b,106b) receiving inversed signals and which drains are connected to internal terminals(109b,110b) of the clamping(50b).

Abstract translation: 目的：提供高压驱动电路，以便能够消除由于钳位电路的延迟特性而导致的运行速度的劣化或不必要的电流消耗，同时保持在所需范围内运行高电平和低电平输出电压的优点，而不会全速摆动 从VDD到地。 构成：电平转换部分（200b）接收逻辑电平信号以将电平转换为适合于驱动部分（300b）的输入，并且包括输入（170b），低电平输出（180b），钳位 （50b）和高电平输出（30b）。 驱动部分（300b）驱动负载，并且构成PMOS（301b）和NMOS（302b）的互补结构。 电平转换部分（200b）的输入端（170b）由两个NMOS晶体管（171b，172b）组成，这些栅极是接收反相信号的输入端（105b，106b），哪个漏极连接到内部端子（109b，110b） 的夹紧（50b）。

公开(公告)号：KR1019990050456A

公开(公告)日：1999-07-05

申请号：KR1019970069575

申请日：1997-12-17

Applicant: 한국전자통신연구원

Inventor： 송규상 ,  박문양 ,  송원철 ,  김경수

IPC: G09G3/296

Abstract: 본 발명은 박막형 측방향 이중확산 MOS(LDMOS) 소자를 사용하여 로직레벨의 신호를 수십 볼트 이상의 고전압으로 변환하여 출력하는 평판 디스플레이 패널 구동용 고전압 구동회로에 관한 것이다. 그 목적은 하이레벨 출력전압과 로우레벨 출력전압을 V
DD 에서 접지(GND)까지 풀스윙시키지 않고 필요한 범위만큼 동작시키는 장점을 유지시키면서 클램핑회로의 지연특성으로 인한 동작속도의 저하나 불필요한 전류소모를 제거한 고전압 구동회로를 제공하는 데에 있다. 그 특징은 평판 디스플레이 패널을 구동하는 고전압 구동회로에 있어서, 로직레벨 신호를 하이레벨과 로우레벨의 두 고전압으로 신호레벨로 변환시켜 주는 레벨 변환수단 및 그 레벨 변환수단의 하이레벨 및 로우레벨의 두 고전압 출력을 받아 부하를 구동하는 역할을 담당하는 고전압 구동수단으로 구성되어 있는 데에 있다. 그 효과는 스위칭 속도의 지연으로 발생되는 구동회로 동작속도의 저하나 불필요한 전류의 흐름을 개선하고, 종래회로의 박막형 LDMOS를 사용할 수 있는 장점을 보유하면서 스위칭시 하이상태나 로우상태로 천이되는 시간을 줄여 동작속도를 빠르게 하며, 스위칭 순간에 흐르는 누설전류의 흐름을 제거하여 불필요한 전력소모를 감소시키는 데에 있다.

公开(公告)号：KR1019960018613A

公开(公告)日：1996-06-17

申请号：KR1019940030613

申请日：1994-11-21

Applicant: 한국전자통신연구원

Inventor： 김대용 ,  박문양

IPC: H03L7/16

Abstract: 본 발명은 계수형 발진기(Number Controlled Oscillator; 이하 NCO라 칭한다)를 모체로 하는 직접 디지탈 주파수 합성기(Dirct Digital Frequency Smthesizer)에 관한 것으로 특히, 주파수 입력 레지스터를 통하여 주파수 조정 2진 데이타값을 입력받아 자신의 출력값을 궤환가산하여 위상정보에 해당하는 비트 데이타중 하위비트 일부를 필터링시켜 출력하는 NCO로 구성된 위상누산수단과, 상기 위상누산수단에서 출력되는 비트 데이타를 입력받아 잡음을 정형하는 잡음정형 수단 및 상기 잡음정형 수단에서 출력되는 잡음정형된 비트 데이타를 입력받아 상기 비트 데이타를 어드레스로 하여 해당 정현파형을 나타내는 일련의 데이타값을 억세스하여 출력하는 사인룩업 테이블을 포함하는 것을 특징으로 하는 잡음 정형기를 사용한 디지탈 주파수 합성기를 제공하여 위상 드 링케이션으로 인해 발생되는 출력 스펙트럼으로 나타내는 백색 잡음과 스프리어스 잡음을 최소화함과 동시에 고속처리가 가능하도록 주파수 해상도 및 위상과 주파수의 안정도를 향상시키는 효과가 있다.

公开(公告)号：KR101292667B1

公开(公告)日：2013-08-02

申请号：KR1020100027986

申请日：2010-03-29

Applicant: 한국전자통신연구원

Inventor： 유현규 ,  최장홍 ,  부현호 ,  박필재 ,  박문양 ,  김성도 ,  심선보 ,  홍성철

IPC: H04B1/04 ,  H03C7/00

Abstract: 본 발명은 송신기의 동적 영역 및 신호대 잡음비를 향상 시킬 수 있도록 하는 디지털 RF 컨버터 및 이를 포함하는 디지털 RF 변조기와 송신기에 관한 것으로, 상기 디지털 RF 컨버터는 제1 샘플링 속도로, 입력 신호 중 최하위 n비트에 상응하는 전류 크기를 발생하는 DSMB(Delta-sigma modulated bits) 서브 블록; 상기 제1 샘플링 속도 보다 낮은 제2 샘플링 속도로, 상기 입력 신호 중 중간의 k비트에 상응하는 전류 크기를 발생하는 LSB(Least-Significant Bit) 서브 블록; 및 상기 제2 샘플링 속도로, 상기 입력 신호 중 최상위 m비트에 상응하는 전류 크기를 발생하는 MSB(Most-Significant Bit) 서브 블록을 포함할 수 있다.

公开(公告)号：KR1020130082303A

公开(公告)日：2013-07-19

申请号：KR1020120003442

申请日：2012-01-11

Applicant: 한국전자통신연구원

Inventor： 민병훈 ,  박문양 ,  유현규

IPC: H03K19/173 ,  H03M9/00

CPC classification number: H03M9/00

Abstract: PURPOSE: A serializer is provided to prevent glitch problems caused by phase errors when aligning phases between data and clock or clock and clock. CONSTITUTION: A serializer includes a clock generator (210), a logical circuit (220), and a driver circuit (230). The clock generator generates a first clock signal or a second clock signal which is different from the first clock signal by receiving reference clock signals having different phases. The logical circuit generates an output signal of each inputted parallel data by using the first clock signal or the second clock signal. The driver circuit connects data corresponding to the output signal inputted from the logical circuit in series and outputs the data. [Reference numerals] (210) Clock generator circuit; (220) Logical circuit; (230) Driver circuit

Abstract translation: 目的：提供串行器，以防止在数据和时钟或时钟和时钟之间调整相位时由相位误差引起的毛刺问题。 构成：串行器包括时钟发生器（210），逻辑电路（220）和驱动器电路（230）。 时钟发生器通过接收具有不同相位的参考时钟信号产生不同于第一时钟信号的第一时钟信号或第二时钟信号。 逻辑电路通过使用第一时钟信号或第二时钟信号来产生每个输入的并行数据的输出信号。 驱动电路串联连接与从逻辑电路输入的输出信号对应的数据，并输出数据。 （210）时钟发生电路; （220）逻辑电路; （230）驱动电路

公开(公告)号：KR1020120072247A

公开(公告)日：2012-07-03

申请号：KR1020100134084

申请日：2010-12-23

Applicant: 한국전자통신연구원

Inventor： 민병훈 ,  유현규 ,  김천수 ,  이영재 ,  박문양

IPC: H03L7/085

CPC classification number: H03L7/0891 ,  H03D13/004 ,  H03L7/097

Abstract: PURPOSE: A frequency comparator is provided to form a simple hardware structure by using a shift register in a frequency comparator applied to an adaptive frequency calibration loop of a PLP(phase-locked loop). CONSTITUTION: An input unit(230) generates a first reference signal and a second reference signal having differential relation and a 180 degree phase difference of 50% of a duty ratio over a reference signal divided from a reference frequency demultiplier. An up shift register(240) and a down shift register(250) respectively connect a first reference signal and a second reference signal to each reset terminal. An input terminal of the up shift register and the down shift register receives a logic high signal. An output unit(260) outputs a comparison value by comparing a first lower output bit in the up shift register and a second lower output bit in the down shift register.

Abstract translation: 目的：提供频率比较器以通过使用施加到PLP（锁相环）的自适应频率校准环路的频率比较器中的移位寄存器来形成简单的硬件结构。 构成：输入单元（230）产生具有差分关系的第一参考信号和第二参考信号以及占空比的50％相对于从参考分频器分频的参考信号的180度相位差。 上移位寄存器（240）和下移寄存器（250）分别将第一参考信号和第二参考信号连接到每个复位端。 上移寄存器和下移寄存器的输入端接收逻辑高电平信号。 输出单元（260）通过比较上移寄存器中的第一较低输出位和下移寄存器中的第二较低输出位来输出比较值。