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公开(公告)号：KR1020060042314A
公开(公告)日：2006-05-12
申请号：KR1020040090920
申请日：2004-11-09
Applicant: 한국전자통신연구원
IPC: H01L21/3065 , H01L27/115
CPC classification number: H01L45/06 , H01L45/1233 , H01L45/144
Abstract: 상변화 메모리 소자의 제조방법을 제공한다. 본 발명은 반도체 기판 상부에 상변화 재료로 이용되는 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금층을 형성하는 것을 포함한다. 이어서, 본 발명은 식각 가스로 아르곤과 염소의 혼합가스 또는 아르곤과 불화메탄의 혼합가스를 이용하는 헬리콘 플라즈마 건식 식각 장치로, 상기 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금층을 건식 식각하여 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금 패턴을 형성하는 것을 포함한다. 이에 따라, 본 발명은 상술한 식각 가스를 이용하는 헬리콘 플라즈마 건식 식각 장치로, 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te) 칼코게나이드계 금속 합금층을 용이하게 건식 식각할 수 있고, 실리콘 산화막이나 티타늄 질화막과도 높은 식각 선택비를 얻을 수 있다.
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公开(公告)号：KR100578745B1
公开(公告)日：2006-05-12
申请号：KR1020040069589
申请日：2004-09-01
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L29/78
Abstract: 본 발명은 다중 게이트 모스(MOS) 트랜지스터 및 그 제조 방법에 관한 것으로, SOI(silicon on insulator) 기판을 이용하여 2개의 실리콘 핀(fin)이 수직으로 적층된 구조를 형성하고, 상부 실리콘 핀의 4측면과 하부 실리콘 핀의 3측면을 채널로 이용함으로써 채널 폭이 증가되어 소자의 전류구동력이 향상되고, 공정의 최적화 및 안정화를 통해 저전력 및 고성능의 나노급 반도체 집적회로(IC) 및 고집적 메모리 집적회로(IC)를 제작할 수 있다.
실리콘 핀, 다중 게이트, 채널 폭, 공핍, 전류구동력-
公开(公告)号：KR1020040088837A
公开(公告)日：2004-10-20
申请号：KR1020030023213
申请日：2003-04-12
Applicant: 한국전자통신연구원
IPC: H01L27/10
CPC classification number: H01L45/06 , H01L45/1226 , H01L45/126 , H01L45/144 , H01L45/1683 , H01L45/1691
Abstract: PURPOSE: A phase change memory element and a method for manufacturing the same are provided to accomplish low power operation and to improve uniformity by controlling the volume of a phase change region according to the thickness of the first electrode. CONSTITUTION: Electrode patterns(20,30) are formed on the first insulating layer(10). The second insulating layer(50) is formed on the electrode patterns. A contact hole is formed to isolate the first electrode(41) for using the electrode pattern as a heating layer and the second electrode(42) through the second insulating layer and the electrode pattern. A memory layer(65) made of phase change material is formed to contact the sides of the first and second electrode in the contact hole.
Abstract translation: 目的：提供相变存储元件及其制造方法，以通过根据第一电极的厚度控制相变区域的体积来实现低功率操作和改善均匀性。 构成：在第一绝缘层（10）上形成电极图案（20,30）。 第二绝缘层（50）形成在电极图案上。 形成接触孔，以将第一电极（41）用作电极图案作为加热层，而第二电极（42）穿过第二绝缘层和电极图案。 形成由相变材料制成的记忆层（65），以与接触孔中的第一和第二电极的侧面接触。
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公开(公告)号：KR1020040045513A
公开(公告)日：2004-06-02
申请号：KR1020020073314
申请日：2002-11-23
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A PDP and a method for manufacturing the PDP are provided to achieve a low voltage and low power operation by lowering a plasma generating voltage and improve an effective cell efficiency and discharge response speed. CONSTITUTION: A plasma display panel comprises a first substrate, a second substrate(800), a barrier rib(700), a phosphor layer(850), an electron gun(900), and a discharge electrode. The second substrate is spaced apart from the first substrate and provides a space for discharge gas. The barrier rib defines cells between the first substrate and the second substrate. The phosphor layer is formed on the second substrate. The electron gun is formed on the first substrate and discharges the electrons for discharging the gas. The discharge electrode is formed on the rear surface of the first substrate and applies AC voltage for discharging.
Abstract translation: 目的：提供PDP和制造PDP的方法，通过降低等离子体产生电压并提高有效的电池效率和放电响应速度来实现低电压和低功率操作。 构成：等离子体显示面板包括第一基板，第二基板（800），隔壁（700），荧光体层（850），电子枪（900）和放电电极。 第二基板与第一基板间隔开并提供放电气体的空间。 隔壁限定了第一基板和第二基板之间的单元。 磷光体层形成在第二基板上。 电子枪形成在第一衬底上并排出用于排出气体的电子。 放电电极形成在第一基板的后表面上并施加用于放电的AC电压。
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公开(公告)号：KR1020040043279A
公开(公告)日：2004-05-24
申请号：KR1020020071498
申请日：2002-11-18
Applicant: 한국전자통신연구원
CPC classification number: H01L29/66621 , H01L21/2255 , H01L29/66553 , H01L29/7834
Abstract: PURPOSE: A short channel MOS(Metal Oxide Semiconductor) transistor and a manufacturing method thereof are provided to be capable of obtaining a nano-meter level channel region. CONSTITUTION: A MOS transistor is provided with a semiconductor substrate(1), an STI(Shallow Trench Isolation) region(19) formed at both sides of the semiconductor substrate, a source/drain region connected with the lateral portion of the STI region, and a plurality of spacers(43) spaced apart from each other for contacting each source/drain region. The MOS transistor further includes a polysilicon layer(42) filled between the spacers for being used as a gate electrode, a gate isolating layer(41) for enclosing the lower portion of the polysilicon layer, and a source/drain expansion region(48) connected with the neighboring source/drain region. At this time, the length of the polysilicon layer is controlled by controlling the interval between spacers.
Abstract translation: 目的：提供一种短沟道MOS（金属氧化物半导体）晶体管及其制造方法，以能够获得纳米级信道区域。 构成：MOS晶体管设置有半导体基板（1），形成在半导体基板的两侧的STI（浅沟槽隔离）区域，与STI区域的横向部分连接的源极/漏极区域， 以及彼此间隔开的用于接触每个源极/漏极区域的多个间隔物（43）。 MOS晶体管还包括填充在用于栅电极的间隔物之间的多晶硅层（42），用于封闭多晶硅层的下部的栅极隔离层（41）和源极/漏极扩展区域（48） 与相邻的源/漏区连接。 此时，通过控制间隔物之间的间隔来控制多晶硅层的长度。
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Patent Agency Ranking
公开(公告)号：KR1020040038507A
公开(公告)日：2004-05-08
申请号：KR1020020067479
申请日：2002-11-01
Applicant: 한국전자통신연구원
IPC: H01L27/12
CPC classification number: H01L21/76289 , H01L21/84 , H01L23/367 , H01L27/1203 , H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: A semiconductor device with a heat sink structure using an SOI(silicon-on-insulator) substrate is provided to eliminate the necessity of an additional fan or heat sink by exhausting the heat generated from a semiconductor device to the outside more rapidly. CONSTITUTION: The SOI substrate(20) is a stack structure composed of a lower silicon substrate(21), a buried insulation layer(22) and an upper silicon layer(23). An integrated circuit(IC) is embodied in the upper silicon layer of the SOI substrate. A tunnel region is formed between the lower silicon substrate and the upper silicon layer under the integrated circuit.
Abstract translation: 目的：提供一种使用SOI（绝缘体上硅）衬底的散热器结构的半导体器件，以更快地将半导体器件产生的热量排出到外部，从而消除额外的风扇或散热器的必要性。 构成：SOI衬底（20）是由下硅衬底（21），掩埋绝缘层（22）和上硅层（23）构成的堆叠结构。 集成电路（IC）体现在SOI衬底的上硅层中。 在集成电路之下的下硅衬底和上硅层之间形成隧道区域。
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公开(公告)号：KR100377183B1
公开(公告)日：2003-03-26
申请号：KR1020000063959
申请日：2000-10-30
Applicant: 한국전자통신연구원
IPC: G11C11/22
Abstract: PURPOSE: A single transistor ferroelectric memory and a method for driving the same are provided to prevent a write disturbing effect of a non-selected cell by a word line. CONSTITUTION: A main control portion(50) is used for generating basic control signals of a single transistor ferroelectric memory. A word line control portion(52) and a source line control portion(53) are used for selecting particular cells according to input addresses and generating voltages for selected cells. A read voltage generation portion(51) is used for generating a read voltage when a read operation is performed. A word line selection portion(54) is used for applying selectively the voltage to the selected word line. A multitude of word line, a multitude of bit line, a source line, and a ferroelectric transistor are formed on a memory cell array(55). A bit line control portion(56) is used for determining a type of memory output. A sense amplifier portion(57) is used for sensing the voltage of the selected cell and the voltage of non-selected cell when the read operation is performed.
Abstract translation: 目的：提供一种单晶体管铁电存储器及其驱动方法，以防止字线对非选择单元的写入干扰效应。 构成：主控制部分（50）用于产生单个晶体管铁电存储器的基本控制信号。 字线控制部分（52）和源极线控制部分（53）用于根据输入地址选择特定的单元并为所选单元产生电压。 读取电压产生部分（51）用于在执行读取操作时产生读取电压。 字线选择部分（54）用于选择性地向所选字线施加电压。 在存储单元阵列（55）上形成多个字线，多个位线，源极线和铁电晶体管。 位线控制部分（56）用于确定存储器输出的类型。 感测放大器部分（57）用于在执行读取操作时感测所选单元的电压和未选单元的电压。
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公开(公告)号：KR100316241B1
公开(公告)日：2002-04-24
申请号：KR1019980051099
申请日：1998-11-26
Applicant: 한국전자통신연구원
IPC: G11C7/06
Abstract: 비휘발성 강유전체 메모리의 동작 수명을 향상시키기 위하여, 선택 되지 않는 센스 앰프(S/A)에 연결되어 있는 기준 셀은 읽기/쓰기 동작 시에 기준 셀의 워드 선을 선택하지 않도록 기준 셀을 배치함으로써, 기준 셀에 인가되는 사이클의 횟수를 감소시키는 강유전체 메모리 소자가 개시된다. 본 발명은, 1 개의 선택 트랜지스터 및 1 개의 강유전체 저장 캐피시터를 각각 구비한 메모리 셀 및 기준 셀들이 매트릭스 형상으로 배열된 비휘발성 강유전체 메모리에 있어서, 그 출력단은 상기 기준 셀의 선택 트랜지스터의 게이트에 연결되고, 그 입력단의 일단은 기준 셀의 워드 선에 연결되고, 입력단의 타단은 해당 기준 셀의 선택 신호에 연결되는 AND 논리 게이트를 구비함으로써, 상기 해당 기준 셀의 선택 신호와 기준 셀의 워드 선의 신호가 모두 인가되었을 경우에만, 기준 셀을 구동시킨다. 본 발명에 따르면, 선택된 센스 앰프에 연결된 해당 기준 셀의 선택 트랜지스터가 on되어 기준 셀의 정보가 읽어 지기 때문에 기준 셀에 인가되는 전압의 사이클 횟수가 감소된다. 그 결과, 메모리의 전체 수명이 증가하게 된다.
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公开(公告)号：KR1020010056537A
公开(公告)日：2001-07-04
申请号：KR1019990058026
申请日：1999-12-15
Applicant: 한국전자통신연구원
IPC: G11C11/22
CPC classification number: G11C11/2275 , G11C5/063 , G11C11/2253
Abstract: PURPOSE: A ferroelectric memory device having a unit ferroelectric transistor is provided to select and program one unit cell independently when the unit memory cell is to be programmed to "the first state" or to "the second state". CONSTITUTION: The ferroelectric memory device includes a plurality of unit memory cells(10,20,30,40,50,60) which are arranged in a matrix formation with the plurality of word lines(WL1...WLn) in a column direction and the plurality of bit lines(BL1...BLm) and source lines(SL1...SLm) is row direction are interconnected. Each of the unit memory cell includes a unit ferroelectric transistor which is coupled between the source line and the bit line and whose gate is coupled with the word line. The well of the unit ferroelectric transistor is coupled with one common well line in a row direction and connected in a way to be electrically isolated from another common well line of other adjacent wells. The source or drain of the unit ferroelectric transistor is coupled in common with the bit line or the source line in a row direction.
Abstract translation: 目的：提供具有单位铁电晶体管的铁电存储器件，以在单元存储器单元被编程为“第一状态”或“第二状态”时独立地选择和编程一个单位单元。 构成：铁电存储器件包括多个单元存储单元（10,20,30,40,50,60），其以列方向与多个字线（WL1 ... WLn）以矩阵形式布置 并且多个位线（BL1 ... BLm）和源极线（SL1 ... SLm）是行方向互连。 每个单元存储单元包括单元铁电晶体管，其耦合在源极线和位线之间，并且其栅极与字线耦合。 单元铁电晶体管的阱与行方向上的一条公共井线连接，并以与其它相邻井的另一条公用井线电隔离的方式连接。 单位铁电晶体管的源极或漏极与位线或源极线在行方向上共同耦合。
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公开(公告)号：KR100237178B1
公开(公告)日：2000-01-15
申请号：KR1019960037804
申请日：1996-09-02
Applicant: 한국전자통신연구원
IPC: H01J17/48
Abstract: 본 발명은 전계방출 소자 제조방법에 관한 것으로, 기판을 두단계로 식각하여 팁을 마스킹층의 크기에 비해 높게 형성하므로써 팁과 게이트의 간격을 크게 줄일 수 있고, 팁과 게이트 홀이 자동 정렬될 수 있으며, CVD에 의한 박막의 두께로 팁과 게이트의 간격을 조절할 수 있고, 게이트 절연막으로 열산화막과 CVD에 의한 박막을 적층하여 사용하여 열산화막의 절연 특성을 향상시켜 낮은 게이트 누설 전류를 얻을 수 있는 전계방출 소자 제조방법이 개시된다.
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