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公开(公告)号：KR100911431B1
公开(公告)日：2009-08-11
申请号：KR1020070086662
申请日：2007-08-28
Applicant: 한국전자통신연구원
Abstract: 본 발명의 실시예에 의한 저조파 혼합기는, 국부발진(LO) 신호 및 RF 신호에 의해 스위칭 동작을 수행하는 제 1 및 제 2트랜지스터(Q1, Q2)가 구비된 믹서 코어부와; 상기 믹서 코어부에 구비된 트랜지스터의 비선형성을 극대화하는 바이어스를 인가하는 전원부(VCC)와; 상기 믹서 코어부에 RF 신호를 인가하는 RF 포트와; 상기 믹서 코어부에 LO 신호를 인가하는 LO 포트와; 상기 제 1 및 제 2 트랜지스터에 인가되는 RF 신호가 서로 180도의 위상차를 가지도록 구비되는 제 1 위상 지연회로 및 제 2 위상 지연회로를 포함하여 구성됨을 특징으로 한다.
Mixer, sub-harmonic-
公开(公告)号：KR1020090054880A
公开(公告)日：2009-06-01
申请号：KR1020080021063
申请日：2008-03-06
Applicant: 한국전자통신연구원
IPC: H01P5/10
Abstract: A broadband balun is provided to allow easy design and manufacture of an integrated circuit by improving the integration degree and product yield. A broadband balun comprises a first circuit(10) and a second circuit(20), and a first circuit comprises a first signal wire(111), a third signal wire(113), and a first coupler. The first coupler couples a first signal wire and a third signal wire. The first signal wire is connected to an input port(PORT1), and the third signal wire is connected to an output port(PORT2). A second circuit comprises a second signal line(112), a fourth signal line(114), and a second coupler, and the second coupler couples the second signal line and the fourth signal line.
Abstract translation: 提供宽带平衡 - 不平衡变压器，以便通过提高集成度和产品产量来简化设计和制造集成电路。 宽带平衡 - 不平衡变换器包括第一电路（10）和第二电路（20），第一电路包括第一信号线（111），第三信号线（113）和第一耦合器。 第一耦合器耦合第一信号线和第三信号线。 第一条信号线连接到输入端口（PORT1），第三根信号线连接到输出端口（PORT2）。 第二电路包括第二信号线（112），第四信号线（114）和第二耦合器，并且第二耦合器耦合第二信号线和第四信号线。
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公开(公告)号：KR1020070059842A
公开(公告)日：2007-06-12
申请号：KR1020060044929
申请日：2006-05-19
Applicant: 한국전자통신연구원
IPC: C25D5/54
Abstract: A gold bump structure which can reduce defective proportion generated due to causes such as lead opening and the like in a process of bonding the gold bump to semiconductor chips and so on by improving non-uniformity of the gold bump with respect to thickness of a gold bump formed by a plating process, and a fabrication method of the gold bump structure are provided. A gold bump comprises: a seed metal layer formed on a substrate; a plating bump layer formed on an upper portion of the seed metal layer; and a domed gold-rich process alloy formed on an upper portion of the plating bump layer and made from a metal with a low melting point. A fabrication method of a gold bump comprises the steps of: forming a seed metal layer(23) on a substrate(21); plating and forming a gold bump layer(25) on the seed metal layer; forming a metal layer with a low melting point on the gold bump layer; and forming a domed gold-rich process alloy(27) on an upper portion of the low melting point metal layer-formed gold bump layer. The method further comprises the steps of: forming an adhesion layer(22) between the seed metal layer and the substrate; removing the exposed seed metal layer and the adhesion layer under the exposed seed metal layer; and forming a photosensitive film for forming patterns of the gold bump layer.
Abstract translation: 一种金凸块结构，其可以通过改善金凸块相对于金的厚度的不均匀性，从而在金凸块与半导体芯片等接合的过程中减少由于诸如引线开口等原因而产生的不良比例 提供通过电镀工艺形成的凸块，以及金凸块结构的制造方法。 金凸块包括：形成在基板上的种子金属层; 形成在种子金属层的上部的电镀突起层; 以及形成在电镀凸块层的上部并由具有低熔点的金属制成的穹顶金富余工艺合金。 金凸块的制造方法包括以下步骤：在基底（21）上形成种子金属层（23）; 电镀并在种子金属层上形成金突起层（25）; 在金凸点层上形成具有低熔点的金属层; 以及在低熔点金属层形成的金凸块层的上部形成圆顶状富金合金（27）。 该方法还包括以下步骤：在种子金属层和基底之间形成粘合层（22）; 去除暴露的种子金属层下的暴露的种子金属层和粘附层; 以及形成用于形成金凸块层的图案的感光膜。
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公开(公告)号：KR100631051B1
公开(公告)日：2006-10-04
申请号：KR1020050084755
申请日：2005-09-12
Applicant: 한국전자통신연구원
IPC: H01L29/778
Abstract: A method for manufacturing a pseudo morphic high electro mobility transistor is provided to improve the electric property and to increase breakdown voltage by forming a passivation layer having double recess structure. A cap layer(24) and a channel layer(22) are formed on a substrate(20). A source/drain(26) is formed on the cap layer. A first passivation layer(27) is formed, and then patterned to expose the cap layer in a channel region. A first recess structure is formed by removing the exposed cap layer. A second passivation layer is formed on the entire surface of the resultant structure. A second recess structure is formed by patterning the second passivation layer(29) to expose the substrate of the first recess structure. A multi-layered photosensitive film is formed, and then patterned to have an opening of gate shape and to expose the substrate through the second recess structure. A gate is formed to connect to the substrate through the second recess structure by removing the multi-layered photosensitive film, after depositing a metal on the resultant structure.
Abstract translation: 提供了一种用于制造拟态高电动迁移率晶体管的方法，以通过形成具有双凹陷结构的钝化层来改善电特性并增加击穿电压。 盖层（24）和沟道层（22）形成在衬底（20）上。 源极/漏极（26）形成在盖层上。 形成第一钝化层（27），然后将其图案化以暴露沟道区中的盖层。 通过去除暴露的盖层来形成第一凹陷结构。 在所得结构的整个表面上形成第二钝化层。 通过图案化第二钝化层（29）以暴露第一凹陷结构的衬底来形成第二凹陷结构。 形成多层光敏膜，然后将其图案化以具有栅极形状的开口并通过第二凹陷结构暴露衬底。 在将金属沉积在所得结构上之后，通过去除多层光敏膜，形成栅极以通过第二凹陷结构连接到基板。
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公开(公告)号：KR1020060061628A
公开(公告)日：2006-06-08
申请号：KR1020040100422
申请日：2004-12-02
Applicant: 한국전자통신연구원
IPC: H03F3/189
CPC classification number: H03F3/193 , H03F1/0266 , H03F1/56 , H03G1/0029
Abstract: 본 발명은 안정화 회로가 구비된 고주파 증폭기에 관한 것으로, 보다 상세하게는 소정의 고주파 신호를 증폭하기 위한 트랜지스터를 포함하는 고주파 증폭기에 있어서, 상기 트랜지스터의 입력단에 입력된 고주파 신호의 이득 손실을 방지함과 아울러 이득 안정도를 증가시키기 위한 저항과 캐패시터가 병렬로 구성된 안정화 회로가 직렬로 연결됨으로써, 고주파 증폭기의 이득 손실 없이 안정도를 향상시킬 수 있는 효과가 있다.
고주파 증폭기, 안정화 회로, 저항, 캐패시터, 임피던스, 트랜지스터, 입력 임피던스 정합부, 출력 임피던스 정합부, 바이어스 회로부-
Patent Agency Ranking
公开(公告)号：KR100510596B1
公开(公告)日：2005-08-26
申请号：KR1020020075214
申请日：2002-11-29
Applicant: 한국전자통신연구원
IPC: H01L21/335
Abstract: 본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 파이(П) 형태의 단면 구조와 미엔더(Meander) 형태의 평면 구조로 게이트 전극을 게이트 영역에 형성하여 게이트 면적을 증가시키고 이를 통해 게이트가 점유하는 공핍영역(Depletion layer)을 확장시킴으로써, 스위치 트랜지스터의 중요한 특성인 OFF상태에서의 소자 격리 특성 및 단위면적당 고전력 특성의 향상시킴과 동시에 두개의 T형 게이트 전극을 형성할 때 보다 안정된 반도체 공정을 이용함으로써 공정의 재현성을 확보할 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법이 개시된다.
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公开(公告)号：KR100438895B1
公开(公告)日：2004-07-02
申请号：KR1020010086533
申请日：2001-12-28
Applicant: 한국전자통신연구원
IPC: H01L27/04
CPC classification number: H01L29/7785
Abstract: A pseudomorphic high electron mobility transistor (PHEMT) power device formed on a double planar doped epitaxial substrate and capable of operating with a single voltage source and a method for manufacturing the PHEMT power device are provided. The PHEMT power device includes: an epitaxial substrate including a GaAs buffer layer, an AlGaAs/GaAs superlattice layer, an updoped AlGaAs layer, a first doped silicon layer, a first spacer, an InGaAs electron transit layer, a second spacer, a second doped silicon layer having a different doping concentration from the first doped silicon layer, a lightly doped AlGaAs layer, and an undoped GaAs cap layer stacked sequentially on a semi-insulating GaAs substrate, a source electrode and a drain electrode formed on and in ohmic contact with the undoped GaAs cap layer; and a gate electrode formed on the lightly doped AlGaAs layer to extend through the undoped GaAs cap layer.
Abstract translation: 提供一种形成在双平面掺杂外延衬底上并且能够利用单个电压源来操作的伪晶高电子迁移率晶体管（PHEMT）功率器件以及用于制造PHEMT功率器件的方法。 该PHEMT功率器件包括：外延衬底，包括GaAs缓冲层，AlGaAs / GaAs超晶格层，上掺杂AlGaAs层，第一掺杂硅层，第一间隔物，InGaAs电子传输层，第二间隔物，第二掺杂 硅层，其具有与第一掺杂硅层不同的掺杂浓度，轻掺杂AlGaAs层和未掺杂GaAs帽层，其依次堆叠在半绝缘GaAs衬底上，源电极和漏电极形成在第一掺杂硅层上并与其欧姆接触 未掺杂的GaAs帽盖层; 以及形成在轻掺杂AlGaAs层上以延伸穿过未掺杂的GaAs帽层的栅电极。
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公开(公告)号：KR102248808B1
公开(公告)日：2021-05-10
申请号：KR1020180046336
申请日：2018-04-20
Applicant: 한국전자통신연구원
Inventor： 안호균 , 신민정 , 김정진 , 김해천 , 도재원 , 민병규 , 윤형섭 , 이형석 , 임종원 , 장성재 , 정현욱 , 조규준 , 강동민 , 김동영 , 김성일 , 이상흥 , 이종민 , 지홍구
IPC: H01L29/778 , H01L29/66 , H01L21/762 , H01L21/027
Abstract: 제 1 반도체층과제 2 반도체층사이에절연층이매립된기판, 상가기판을관통하는관통홀, 상기관통홀은상기제 1 반도체층을관통하는제 1 홀, 및상기제 1 홀의바닥면으로부터상기절연층및 상기제 2 반도체층을관통하는제 2 홀을포함하고, 상기관통홀 내에배치되는에피층, 상기제 2 홀내에배치되어상기에피층의일면과접하는드레인전극, 및상기에피층의다른일면상에배치되는소스전극및 게이트전극을포함하는반도체소자를제공한다.
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公开(公告)号：KR1020150058932A
公开(公告)日：2015-05-29
申请号：KR1020130142291
申请日：2013-11-21
Applicant: 한국전자통신연구원
Abstract: 본발명에따른바이어스회로는접지단자와제 1 노드사이에연결되는제 1 저항, 상기제 1 노드에연결되는드레인및 제 2 노드에연결되는소스를포함하는제 1 바이어스트랜지스터, 상기제 2 노드에연결되는드레인및 음전압전원단자에연결되는소스를포함하는제 2 바이어스트랜지스터, 상기접지단자에연결되는드레인및 제 3 노드에연결되는소스를포함하는제 3 바이어스트랜지스터, 그리고상기제 3 노드와음 전압전원단자사이에연결되는제 2 저항을포함하고, 상기제 1 바이어스트랜지스터의게이트는상기제 2 노드에연결되고, 상기제 2 바이어스트랜지스터의게이트는상기음 전압전원단자에연결되고, 상기제 3 바이어스트랜지스터의게이트는상기제 1 노드에연결되고, 게이트바이어스전압신호는상기제 3 노드를통해출력된다.
Abstract translation: 根据本发明的偏置电路包括连接在接地端子和第一节点之间的第一电阻器，包括连接到第一节点的漏极和连接到第二节点的源极的第一偏置晶体管， 第二偏置晶体管，其包括连接到第二节点的漏极和连接到负电压电源端子的源极;第三偏置晶体管，其包括连接到接地端子的漏极和连接到 第三节点和连接在第三节点和负电压电源端子之间的第二电阻器。 第一偏置晶体管的栅极连接到第二节点。 第二偏置晶体管的栅极连接到负电压电源端子。 第三偏置晶体管的栅极连接到第一节点。 栅极偏置电压信号通过第三个节点输出。
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