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    31.
    发明专利
    未知

    公开(公告)号：DE102009035926A1

    公开(公告)日：2010-03-25

    申请号：DE102009035926

    申请日：2009-08-03

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： ALLERS WOLF ,  BOLLU MICHAEL ,  NIRSCHL THOMAS ,  OTTERSTEDT JAN

    IPC: G11C8/14 ,  G11C11/408

    Abstract: Embodiments of the invention describe compact memory arrays. In one embodiment, the memory cell array includes first, second, and third gate lines disposed over a substrate, the second gate lines are disposed between the first and the third gate lines. The first, the second, and the third gate lines form adjacent gate lines of the memory cell array. The memory cell array further includes first metal lines disposed over the first gate lines, the first metal lines coupled to the first gate lines; second metal lines disposed over the second gate lines, the second metal lines coupled to the second gate lines; and third metal lines disposed over the third gate lines, the third metal lines coupled to the third gate lines. The first metal lines, the second metal lines and the third metal lines are disposed in different metallization levels.

    DISPOSITIF A MEMOIRE INTEGREE ET PROCEDE
    35.
    发明专利
    DISPOSITIF A MEMOIRE INTEGREE ET PROCEDE 未知

    公开(公告)号：FR2879800A1

    公开(公告)日：2006-06-23

    申请号：FR0507831

    申请日：2005-07-22

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KAKOSCHKE RONALD ,  NIRSCHL THOMAS ,  SCHRUFER KLAUS ,  SHUM DANNY PAK CHUM

    IPC: G11C11/40 ,  G11C16/04 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/861

    Abstract: Un dispositif à mémoire utilisant des transistors à effet de champ à effet tunnel (TFET) et des lignes de bits enterrées, est présenté. Le dispositif à mémoire comprend une matrice contenant des rangées et des colonnes de cellules de mémoire. Chaque cellule de mémoire contient au moins un transistor de cellule qui à son tour, contient des premières régions dopées et des deuxièmes régions dopées, l'une d'entre elles étant une source et l'autre un drain. Le dispositif à mémoire comprend des lignes WL0 à WL4 de mots dont chacune est reliée à des cellules de mémoire d'une rangée, et des lignes de bits WO à WZ dont chacune est reliée à des cellules de mémoire d'une colonne. Les premières régions dopées sont d'un type de dopage différent de celui des deuxièmes régions dopées.

    37.
    发明专利
    未知

    公开(公告)号：DE10162260A1

    公开(公告)日：2003-07-17

    申请号：DE10162260

    申请日：2001-12-18

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： NIRSCHL THOMAS

    IPC: G11C7/12

    Abstract: An integrated memory having a memory cell array: including word lines for selecting memory cells, bit lines for reading out or writing data signals of the memory cells, a precharge circuit for precharging at least one of the bit lines to a precharge voltage that differs from a supply voltage of the memory. The precharge circuit has a loop regulating circuit for setting the precharge voltage using an actual voltage of the one of the bit lines. The precharge circuit makes it possible to reduce the power loss of the memory in conjunction with low area consumption.

    Datenhalteüberwachungseinrichtung
    38.
    发明专利
    Datenhalteüberwachungseinrichtung 未知

    公开(公告)号：DE102008034503B4

    公开(公告)日：2021-12-02

    申请号：DE102008034503

    申请日：2008-07-24

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： ALLERS WOLF ,  BOLLU MICHAEL ,  NIRSCHL THOMAS ,  OTTERSTEDT JAN ,  PETERS CHRISTIAN ,  SOMMER MICHAEL BERNHARD

    IPC: G11C13/02 ,  G11C7/06 ,  G11C11/00

    Abstract: Datenhalteüberwachungseinrichtung (100) für eine Speicherzelle (140) zum Durchführen eines Schwache-Zelle-Tests, die folgende Merkmale umfasst:eine Spannungsquelle, die angepasst ist, um eine auswählbare Spannung (145, 155) an die Speicherzelle (140) zu liefern, wobei die auswählbare Spannung eine Lesespannung (145) und eine Testspannung (155) umfasst, wobei die Testspannung (155) höher ist als die Lesespannung (145); undeinen Spannungskomparator (150), der angepasst ist, um eine Spannung der Speicherzelle (140) mit einer Referenzspannung (165) zu vergleichen, nach der Bereitstellung der auswählbaren Spannung an die Speicherzelle (140),wobei die Speicherzelle (140) den Schwache-Zelle-Test besteht, wenn die Speicherzellenspannung, die zumindest teilweise durch die Testspannung (155) erzeugt wurde, im Wesentlichen gleich der Referenzspannung (165) ist und den Schwache-Zelle-Test nicht besteht, wenn die Speicherzellenspannung, die zumindest teilweise durch die Testspannung (155) erzeugt wurde, nicht im Wesentlichen gleich der Referenzspannung ist,wobei die Daten, die in der Speicherzelle (140) gespeichert sind, neu geschrieben werden, wenn die Speicherzelle den Schwache-Zelle-Test nicht besteht.

    Wortleitungs-Adressenscan
    39.
    发明专利
    Wortleitungs-Adressenscan 未知

    公开(公告)号：DE102014018183B4

    公开(公告)日：2019-11-07

    申请号：DE102014018183

    申请日：2014-12-09

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BACKHAUSEN ULRICH ,  KERN THOMAS ,  NIRSCHL THOMAS ,  LIEBERMANN THOMAS

    IPC: G11C8/08 ,  G11C29/02

    Abstract: Wortleitungs-Adressenscan-System zum Verifizieren einer Funktionsfähigkeit eines Adressdekodierers (604) für ein Speicher-Array (608), wobei das System Folgendes aufweist:den Adressdekodierer (604) zum Empfangen und Dekodieren einer Wortleitungs-Auswahl-Adresse, um eine Wortleitung auszuwählen;einen Kodierer (614) zum Erzeugen einer Wortleitungs-Auswahl-Kontrolladresse aus der ausgewählten Wortleitung; undeine Vergleichsschaltung (618) zum Vergleichen der vom Adressdekodierer (604) empfangenen vollständigen Wortleitungs-Auswahl-Adresse der ausgewählten Wortleitung mit der vom Kodierer (614) erzeugten vollständigen Wortleitungs-Auswahl-Kontrolladresse, um zu Überprüfen, ob die korrekte Wortleitung ausgewählt worden ist.

    Überlappendes Schreibverfahren eines NVM
    40.
    发明专利
    Überlappendes Schreibverfahren eines NVM 未知

    公开(公告)号：DE102011000542B4

    公开(公告)日：2019-06-19

    申请号：DE102011000542

    申请日：2011-02-07

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BUKETHAL CHRISTOPH ,  NIRSCHL THOMAS ,  OTTERSTEDT JAN

    IPC: G11C16/08 ,  G11C8/08

    Abstract: Schreibdurchsatz-Steuerschaltung, umfassend:eine Steuerschaltung, die für Folgendes ausgelegt ist:Aktivieren mindestens einer Wortleitung;Schreiben eines ersten Datenbit in eine erste Speicherzelle, die mit der aktivierten Wortleitung assoziiert ist, durch Bereitstellen eines ersten Schreibvorspannungszustands; undSchreiben eines nächsten Datenbit in eine nächste Speicherzelle, die mit der aktivierten Wortleitung assoziiert ist, durch Bereitstellen eines nächsten Schreibvorspannungszustands;ein Schieberegister, das dafür ausgelegt ist, das Bereitstellen des ersten Schreibvorspannungszustands und des nächsten Schreibvorspannungszustands durch die Steuerschaltung durch eine von null verschiedene Schreibfenster-Verschachtelungszeit zu verzögern, um dadurch zu erreichen, dass das erste Datenbit und das nächste Datenbit zu verschiedenen Zeiten in verschiedene Speicherzellen der aktivierten Wortleitung geschrieben werden, wobeiein erstes Taktsignal den ersten Schreibvorspannungszustand aktiviert, der zum Schreiben des ersten Datenbit verwendet wird, undein chronologisch nach dem ersten Taktsignal bereitgestelltes nächstes Taktsignal den nächsten Schreibvorspannungszustand aktiviert, der zum Schreiben des nächsten Datenbit verwendet wird, und wobei die Schreibfenster-Verschachtelungszeit zwischen dem ersten und dem nächsten Taktsignal dynamisch angepasst werden kann, um eine flexible Schreibfenster-Verschachtelungszeit zu erlauben.

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