公开(公告)号：KR100750195B1

公开(公告)日：2007-08-17

申请号：KR1020060091972

申请日：2006-09-21

Applicant: 삼성전자주식회사

Inventor： 채수두 ,  김정우 ,  박찬진 ,  한정희

IPC: H01L27/115 ,  H01L21/8247

公开(公告)号：KR102235578B1

公开(公告)日：2021-04-02

申请号：KR1020140161943

申请日：2014-11-19

Applicant: 삼성전자주식회사

Inventor： 박찬진 ,  신충환 ,  강성우 ,  오영묵 ,  이선정 ,  한정남

IPC: H01L29/78

Abstract: 반도체장치및 그제조방법이제공된다. 상기반도체장치는, 제1 방향으로연장되어형성되는액티브핀, 액티브핀 상에형성되고, 제1 방향과교차하는제2 방향으로연장되는게이트, 액티브핀의상부에형성되고, 게이트의일측에배치되는소오스또는드레인, 게이트와소오스또는드레인을덮는층간절연막, 층간절연막을관통하여소오스또는드레인과연결되고, 제1 콘택영역과제1 콘택영역의하부에위치하는제2 콘택영역을포함하는소오스또는드레인콘택및 제1 콘택영역과층간절연막사이에형성되는스페이서막을포함하되, 제1 콘택영역의제1 방향폭과제2 콘택영역의제1 방향폭은, 제1 콘택영역과제2 콘택영역의경계에서서로다르다.

公开(公告)号：KR101805769B1

公开(公告)日：2017-12-08

申请号：KR1020100119904

申请日：2010-11-29

Applicant: 삼성전자주식회사

Inventor： 장병현 ,  유동철 ,  박찬진 ,  최한메

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/762 ,  H01L21/76224 ,  H01L27/1157 ,  H01L27/11582

Abstract: 3차원반도체기억소자의제조방법을제공한다. 본발명의실시예들에따르면, 계단식패드들을갖는평판적층구조체를복수의서브-평판적층구조체로분리한후에수직형활성패턴을형성하거나, 수직형활성패턴을갖는평판적층구조체를서브-평판적층구조체들로분리한후에, 서브-평판적층구조체에계단식구조의패드들을형성할수 있다. 이에따라, 수직형활성패턴에가해지는스트레스를최소화하여우수한신뢰성을갖는 3차원반도체기억소자를구현할수 있다.

Abstract translation: 提供了一种制造三维半导体存储器件的方法。 根据具有级联焊盘多个子板叠层形成垂直有源图案hanhue结构中，通过分离，或者提供具有垂直有源图案板层叠结构的平板叠层结构的本发明的实施例中，在扁平层叠结构 可以在次平面层压结构中形成垫。 因此，可以使施加到垂直有源图案的应力最小化，并且可以实现具有优异可靠性的三维半导体存储器件。

公开(公告)号：KR101688604B1

公开(公告)日：2016-12-23

申请号：KR1020100064411

申请日：2010-07-05

Applicant: 삼성전자주식회사

Inventor： 박찬진 ,  황기현 ,  유동철 ,  양준규 ,  민경진 ,  공유철 ,  최한메

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/788 ,  H01L23/5384 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11578 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7889 ,  H01L29/792 ,  H01L29/7926 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 3차원반도체장치및 그제조방법이제공된다. 이장치는수직하게차례로적층된주형막들, 적층된주형막들사이에배치되는도전패턴, 적층된주형막들을수직하게관통하는플러깅패턴, 도전패턴과플러깅패턴사이에배치되는중간개재패턴, 그리고중간개재패턴에의해수직하게분리되면서주형막들과플러깅패턴사이에배치되는보호막패턴들을포함한다.

Abstract translation: 提供三维半导体器件。 该装置可以包括垂直和顺序堆叠的模具层，堆叠的模具层之间的导电图案，垂直穿过堆叠的模具层的插入图案，导电图案和插入图案之间的中间图案，以及模具层之间的保护层图案 和封堵图案，其中保护层图案由中间图案分离。

公开(公告)号：KR1020120048791A

公开(公告)日：2012-05-16

申请号：KR1020100110153

申请日：2010-11-08

Applicant: 삼성전자주식회사

Inventor： 유동철 ,  박찬진 ,  황기현 ,  최한메 ,  이준석

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11582 ,  H01L27/105 ,  H01L27/11573 ,  H01L27/11575 ,  H01L21/28282 ,  H01L21/823487

Abstract: PURPOSE: A method for manufacturing a vertical semiconductor device is provided to uniformly maintain the electrical characteristic of a selection transistor on a top portion by forming vertical channels to have a uniform height. CONSTITUTION: A first etch stop layer pattern(106a) and a pad oxide film pattern are formed on a substrate(100) of a peri region. A first preliminary mold structure is formed on a substrate of a cell region. The first preliminary mold structure comprises sacrificial layer patterns(121a,121b,121c) and interlayer dielectric film patterns(123a,123b,123c). A dielectric material layer(124) is filled to cover the first preliminary mold structure. A second preliminary mold structure is formed on the dielectric material layer.

Abstract translation: 目的：提供一种用于制造垂直半导体器件的方法，通过形成垂直沟道以使其均匀地保持在顶部上的选择晶体管的电特性。 构成：在周边区域的基板（100）上形成第一蚀刻停止层图案（106a）和焊盘氧化膜图案。 在单元区域的基板上形成第一初步模具结构。 第一初步模具结构包括牺牲层图案（121a，121b，121c）和层间绝缘膜图案（123a，123b，123c）。 介电材料层（124）被填充以覆盖第一初步模具结构。 在电介质材料层上形成第二初步模具结构。

公开(公告)号：KR1020110108220A

公开(公告)日：2011-10-05

申请号：KR1020100064415

申请日：2010-07-05

Applicant: 삼성전자주식회사

Inventor： 박찬진 ,  황기현 ,  최한메 ,  유동철 ,  황완식

IPC: H01L27/115 ,  H01L21/8247 ,  H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/11582 ,  H01L27/1157 ,  H01L27/0688 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11578 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7889 ,  H01L29/7926

Abstract: 3차원 반도체 장치 및 그 제조 방법이 제공된다. 이 장치는 차례로 적층된 도전 패턴들을 포함하면서 기판 상에 배치되는 도전 구조체, 도전 구조체를 관통하여 기판의 상부면에 삽입되는 반도체 패턴, 및 반도체 패턴과 도전 구조체 사이에 개재되는 절연막 구조체를 포함한다. 반도체 패턴은 수평적으로 연장되어 절연막 구조체의 아래에서 기판의 측벽과 직접 접촉한다.

公开(公告)号：KR1020110108216A

公开(公告)日：2011-10-05

申请号：KR1020100055098

申请日：2010-06-10

Applicant: 삼성전자주식회사

Inventor： 황완식 ,  나카니시토시로 ,  유동철 ,  황기현 ,  최한메 ,  박찬진

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/11582 ,  H01L27/1157

Abstract: 3차원 반도체 장치가 제공된다. 이 장치는 반도체 기판 상에 차례로 적층된 선택 구조체 및 메모리 구조체를 포함한다. 선택 구조체는 선택 라인들, 이들을 관통하여 반도체기판에 접촉하는 선택 활성 패턴, 그리고 선택 라인들과 선택 활성 패턴 사이에 배치되는 선택 게이트 절연막을 포함하고, 메모리 구조체는 워드 라인들, 이들을 관통하여 선택 활성 패턴에 접촉하는 메모리 활성 패턴, 그리고 워드라인들과 메모리 활성 패턴 사이에 배치되는 메모리 게이트 절연막을 포함한다. 이때, 메모리 게이트 절연막의 일부는 연장되어 워드라인의 상부면 및 하부면을 덮는다.

公开(公告)号：KR1020090075547A

公开(公告)日：2009-07-08

申请号：KR1020080001440

申请日：2008-01-04

Applicant: 삼성전자주식회사

Inventor： 채수두 ,  김정우 ,  이충만 ,  이영희 ,  박찬진 ,  황성욱 ,  한정희 ,  이도행 ,  이진석

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/31155 ,  H01L27/11568 ,  H01L29/66833 ,  H01L29/792 ,  H01L21/28185

Abstract: A method of manufacturing a flash memory device having an insulation layer on which neutral beam radiated are provided to increase the capacity of charge storage by radiating a neutral beam on the insulating layer and annealing it, so reducing a defect of trap of a charge in the insulating layer. In a method of manufacturing a flash memory device having an insulation layer, a tunneling insulation layer is formed on the substrate. A charge storage layer is formed on the tunneling insulation layer, and a blocking insulating layer is formed on a charge storage layer(120). The first neutral beam is irradiated on the blocking insulating layer, and the gate electrode is formed on the blocking insulating layer. The first anneal step annealing the blocking insulating layer is more included.

Abstract translation: 一种具有绝缘层的闪存装置的制造方法，其上设置有中性线辐射的绝缘层，以通过在绝缘层上照射中性光束并退火来增加电荷存储的容量，从而减少电荷陷阱的缺陷 绝缘层。 在制造具有绝缘层的闪速存储器件的方法中，在衬底上形成隧道绝缘层。 在隧道绝缘层上形成电荷存储层，在电荷存储层（120）上形成阻挡绝缘层。 第一中性束被照射在阻挡绝缘层上，并且栅电极形成在阻挡绝缘层上。 更多地包括对阻挡绝缘层进行退火的第一退火步骤。

公开(公告)号：KR1020070096121A

公开(公告)日：2007-10-02

申请号：KR1020060001389

申请日：2006-01-05

Applicant: 삼성전자주식회사

Inventor： 강동훈 ,  박완준 ,  박찬진

IPC: G01N27/407 ,  G01N27/12 ,  B82B1/00

CPC classification number: G01N33/0054 ,  B82Y15/00 ,  G01N33/005 ,  Y02A50/246 ,  Y10S977/92

Abstract: A gas sensor using a carbon nano tube and a measuring method thereof are provided to detect a kind and concentration of gas simultaneously. A gas sensor using a carbon nano tube(20) comprises first and second electrodes(23), the carbon nano tube(24), an optical source(40), and a current system(30). The first and second electrodes are separated and formed on a substrate(21). The carbon nano tube is used to connect the first and second electrodes on the substrate. The optical source is installed at an upper part of the carbon nano tube. The current system is installed to detect a current between the first and second electrodes. The carbon nano tube is grown from a catalyst formed on the substrate, to connect the first and second electrodes electrically. A measuring step of the gas sensor includes a step of measuring the current passing through the carbon nano tube, separately by giving voltage to the electrode and the optical source for predetermined time.

Abstract translation: 提供使用碳纳米管的气体传感器及其测量方法来同时检测气体的种类和浓度。 使用碳纳米管（20）的气体传感器包括第一和第二电极（23），碳纳米管（24），光源（40）和电流系统（30）。 第一和第二电极被分离并形成在基板（21）上。 碳纳米管用于连接基板上的第一和第二电极。 光源安装在碳纳米管的上部。 安装当前系统以检测第一和第二电极之间的电流。 碳纳米管从形成在基板上的催化剂生长，以电连接第一和第二电极。 气体传感器的测量步骤包括分别通过给予电极和光源预定时间的电压来测量通过碳纳米管的电流的步骤。

公开(公告)号：KR100688504B1

公开(公告)日：2007-03-02

申请号：KR1020040093005

申请日：2004-11-15

Applicant: 삼성전자주식회사

Inventor： 한정희 ,  조훈영 ,  김정우 ,  박찬진 ,  오종수 ,  조기현 ,  최석호 ,  엘리먼,로버트지

IPC: H01L27/115

CPC classification number: H01L21/31155 ,  B82Y10/00 ,  G11C16/0466 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/42332 ,  H01L29/7881

Abstract: 이온주입을 이용한 비휘발성 메모리 소자 제조 방법 및 이에 따른 소자를 제시한다. 본 발명에 따르면, 반도체 기판 상에 유전층을 형성하고, 유전층 내에 실리콘(Si) 또는 저매니움(Ge)을 이온주입하여 전하포획자리로 사용될 이온주입층을 형성한다. 이후에, 어닐링(annealing) 과정을 수행할 수 있다. 유전층 상에 트랜지스터 형성 과정을 계속 수행할 수 있다.
비휘발성 메모리, 컨트롤 게이트, SONOS, 나노결정질체, 메모리 윈도우