公开(公告)号：KR100443754B1

公开(公告)日：2004-08-09

申请号：KR1020020027239

申请日：2002-05-17

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최우영

IPC: H01L29/78

Abstract: PURPOSE: A method for manufacturing an FET(Field Effect Transistor) having an LDD(Lightly Doped Drain) is provided to be capable of improving the reproductivity of a process, automating the process, and preventing contamination. CONSTITUTION: After forming the first oxide layer at the upper portion of an isolating layer, the first oxide sidewalls(45a,45b) are formed at both sides of a gate(43a) by carrying out the first dry etching process at the first oxide layer. After forming a nitride layer at the upper portion of the resultant structure, nitride sidewalls are formed at each outer portion of the first oxide sidewalls by carrying out the second dry etching process at the nitride layer. Then, a source and drain region(48a,48b) are formed at a semiconductor substrate(41) by implanting ions. The nitride sidewalls are removed by carrying out the third dry etching process for remaining the first oxide sidewalls alone. At this time, the insulating layer is selectively etched.

Abstract translation: 目的：提供一种用于制造具有LDD（轻掺杂漏极）的FET（场效应晶体管）的方法，以便能够改善过程的再现性，使过程自动化并防止污染。 构成：在隔离层的上部形成第一氧化物层之后，通过在第一氧化物层上进行第一干法刻蚀工艺，在栅极（43a）的两侧形成第一氧化物侧壁（45a，45b） 。 在所得结构的上部形成氮化物层之后，通过在氮化物层处执行第二干蚀刻工艺，在第一氧化物侧壁的每个外部处形成氮化物侧壁。 然后，通过注入离子在半导体衬底（41）上形成源极和漏极区域（48a，48b）。 通过执行第三干蚀刻工艺去除氮化物侧壁，以保留第一氧化物侧壁单独。 此时，绝缘层被选择性地蚀刻。

公开(公告)号：KR1020090058970A

公开(公告)日：2009-06-10

申请号：KR1020070125789

申请日：2007-12-05

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이동섭

IPC: H01L29/775 ,  H01L29/78

CPC classification number: H01L29/7613 ,  H01L29/66439 ,  H01L29/775

Abstract: A single electron transistor including a constriction barrier and a manufacturing method thereof are provided to implement a tunneling barrier by forming a constriction barrier in an active region in both sides of a control gate. A channel region(12a) is defined as the predetermined micro pattern in a silicon layer(10) of an SOI substrate. A source region(24) and a drain region(26) are separated with a predetermined distance while interposing a channel region. A gate insulating layer is formed in the upper part of the channel region. The gate is formed in the upper part of the gate insulating layer. A channel constriction oxide layer(72) is self-aligned in both sides of the gate. The channel constriction oxide layer encroaches on the channel region.

Abstract translation: 提供包括收缩屏障的单电子晶体管及其制造方法，以通过在控制栅极两侧的有源区域中形成收缩壁垒来实现隧道势垒。 沟道区（12a）被定义为SOI衬底的硅层（10）中的预定微图案。 在插入沟道区域的同时，源区域（24）和漏极区域（26）以预定距离分开。 栅极绝缘层形成在沟道区域的上部。 栅极形成在栅极绝缘层的上部。 通道收缩氧化物层（72）在栅极的两侧自对准。 通道压缩氧化物层侵入通道区域。

公开(公告)号：KR1020080071822A

公开(公告)日：2008-08-05

申请号：KR1020070010165

申请日：2007-01-31

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  송재영

IPC: H01L21/336

CPC classification number: H01L29/66621 ,  H01L29/4236 ,  H01L29/66575 ,  H01L29/785

Abstract: A FIREFET(Fin and Recess channel MOSFET) and a manufacturing method thereof are provided to improve a current driving performance of the FIREFET by reducing source and drain resistances. An active region is surrounded by a field oxide film on a semiconductor substrate. Source/drain(14,16) are formed on the active region with a fin-type channel between them. A recess hole is formed under the source/drain and the fin channel. A recess channel is formed under the fin channel at one side of the recess hole. Gate oxide films(80) are formed on a surface of the recess hole including the recess channel, side surfaces of the source/drain, and the fin channel. A gate(90a) surrounds the recess channel and the fin channel on the gate oxide film and is formed between the recess hole and the source/drain.

Abstract translation: 提供了一种FIREFET（Fin和Recess通道MOSFET）及其制造方法，以通过减少源极和漏极电阻来提高FIREFET的电流驱动性能。 有源区被半导体衬底上的场氧化膜包围。 源极/漏极（14,16）形成在有源区域上，在它们之间具有鳍状沟道。 在源极/漏极和鳍片通道下方形成凹陷孔。 在凹槽的一侧的翅片通道下方形成凹槽。 栅极氧化膜（80）形成在包括凹槽的凹槽的表面上，源/漏和鳍通道的侧表面。 栅极（90a）围绕凹槽通道和栅氧化膜上的散热片通道，并形成在凹槽和源极/漏极之间。

公开(公告)号：KR100804738B1

公开(公告)日：2008-02-19

申请号：KR1020070004973

申请日：2007-01-16

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 고형수 ,  박병국 ,  홍승범 ,  박철민 ,  최우영 ,  김종필 ,  송재영 ,  김상완

IPC: H01L21/66 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/0847 ,  H01L29/66636 ,  H01L29/66659 ,  H01L29/78 ,  G01R1/067

Abstract: A semiconductor probe using an impact-ionization semiconductor device is provided to remarkably improve the limit of sensitivity of a resistive probe and easily adjust the quantity of charges capable of being detected by a probe by developing a new probe structure for easily adjusting the band energy of a source. One tilted surface of a probe is formed by an anisotropic etch process using a first etch mask pattern formed on a silicon substrate. After impurities are doped into the exposed substrate to form a first semiconductor electrode region(16), the first etch mask pattern is removed. A second etch mask pattern opposite to the direction of the first etch mask pattern is formed on the silicon substrate. Space layers are formed on the sidewalls of the second etch mask pattern. After the exposed silicon substrate is anisotropically etched to form an opposite tilted surface of the probe, the second etch mask pattern is removed. Impurities are doped into the exposed substrate to form a second semiconductor electrode region(18), and the second etch mask pattern is removed. A silicon oxide layer pattern is formed on the resultant structure by a known method. Space layers are formed on both sidewalls of the silicon oxide layer pattern. By using the space layer, a predetermined depth of the silicon substrate is etched by a photolithography process, and the space layer is removed. The first semiconductor electrode region can be a source terminal, and the second semiconductor electrode region can be a drain terminal.

Abstract translation: 提供使用冲击电离半导体器件的半导体探针，以显着提高电阻式探头的灵敏度极限，并且通过开发新的探针结构容易地调节能够由探针检测的电荷量，从而容易地调节带电能 来源。 通过使用形成在硅衬底上的第一蚀刻掩模图案的各向异性蚀刻工艺形成探针的一个倾斜表面。 在将杂质掺杂到暴露的衬底中以形成第一半导体电极区域（16）之后，去除第一蚀刻掩模图案。 在硅衬底上形成与第一蚀刻掩模图案的方向相反的第二蚀刻掩模图案。 空间层形成在第二蚀刻掩模图案的侧壁上。 在暴露的硅衬底被各向异性蚀刻以形成探针的相对的倾斜表面之后，去除第二蚀刻掩模图案。 将杂质掺杂到暴露的衬底中以形成第二半导体电极区域（18），并且去除第二蚀刻掩模图案。 通过已知的方法在所得结构上形成氧化硅层图案。 空间层形成在氧化硅层图案的两个侧壁上。 通过使用空间层，通过光刻工艺蚀刻硅衬底的预定深度，并且去除空间层。 第一半导体电极区域可以是源极端子，第二半导体电极区域可以是漏极端子。

公开(公告)号：KR100724312B1

公开(公告)日：2007-06-04

申请号：KR1020040109058

申请日：2004-12-20

Applicant: 재단법인서울대학교산학협력재단

Inventor： 이종덕 ,  박병국 ,  진성훈 ,  이천안

IPC: H01L29/786

Abstract: 본 발명은 산화막인 게이트 절연막 위에 PMMA 층 또는 증가형 특성을 보이는 게이트 절연막을 도입하여 제조한 p 채널 증가형 소자 및 p 채널 공핍형 소자를 연결하거나, 게이트 절연막으로서 비휘발성 유기 메모리 층을 도입하고 전기적인 프로그래밍에 의하여 음의 문턱전압을 갖는 p 채널 증가형 소자 및 전기적인 프로그래밍에 의하여 양의 문턱전압을 갖는 p 채널 공핍형 소자를 연결한 유기 반도체 회로가 제공된다.
본 발명의 p 채널 증가형 소자와 p 채널 공핍형 소자를 함께 동일 기판 위에 형성하고, 연결하면 풀 스윙이 가능한 반도체 회로를 쉽게 구현할 수 있다.
p 채널, 유기 반도체 회로, 풀 스윙, 증가형 소자, 공핍형 소자, PMMA 층, 게이트 절연막, 유기 메모리, 프로그래밍

公开(公告)号：KR100622675B1

公开(公告)日：2006-09-19

申请号：KR1020050042730

申请日：2005-05-20

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  최우영

IPC: H01L21/336

Abstract: 본 발명은 메사(mesa) 구조를 가진 터널링 소자에 관한 것으로, 계단 형상의 반도체기판과; 상기 반도체기판의 돌출된 일단에 형성된 드레인 영역과; 상기 드레인 영역 상부에 형성된 마스크층과; 상기 드레인 영역의 일측면과 상기 반도체기판의 타단 상부 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 상부 꺾인 부위에 형성된 측벽 게이트와; 상기 측벽 게이트의 가장자리에 맞추어 상기 반도체기판의 타단 일면적 밑에 형성된 소스 영역으로 구성된 터널링 전계효과 트랜지스터의 구조를 제공하여, 본 발명에 의한 측벽 게이트와 절연막 측벽들을 적절히 이용하게 되면 종래 MOSFET 구조의 터널링 소자 제조공정에서 소요되는 마스크 수를 대폭 줄여 공정 단가를 낮출 수 있는 효과가 있다.
터널링, 반도체, 소자, 자기 정렬

Abstract translation: 本发明涉及一种具有台面结构的隧穿装置，包括：台阶式半导体衬底; 形成在半导体衬底的突出端处的漏极区域; 掩模层，形成在漏极区上; 栅极绝缘膜，形成在所述漏极区域的一侧和所述半导体基板的另一侧的整个上表面上; 形成在栅极绝缘膜的上部上的侧壁栅极; 按照与侧壁栅极的边缘，以提供由所述半导体衬底中，当根据本发明，传统的MOSFET结构的隧穿装置的适当使用侧壁栅极和绝缘膜侧壁的另一端的一个区域下方形成的源极区域的隧穿场效应晶体管的结构 制造过程中所需的掩模数量可以大大减少，工艺成本可以降低。

公开(公告)号：KR100538147B1

公开(公告)日：2005-12-21

申请号：KR1020040021812

申请日：2004-03-30

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최우영

IPC: H01L21/336

Abstract: 본 발명은 이온화 충돌을 이용한 반도체 소자 및 그 제조방법에 관한 것으로, 본 발명에 따른 반도체 소자는 계단 형상의 반도체기판과; 상기 반도체기판의 돌출된 일단에 형성된 소스 영역과; 상기 소스 영역 상부에 형성된 마스크층과; 상기 소스 영역의 일측면과 상기 반도체기판의 타단 상부 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 상부 꺾인 부위에 형성된 측벽 게이트와; 상기 반도체기판의 타단에 일정 길이의 진성영역을 구현하기 위해 상기 측벽 게이트 및 상기 게이트 절연막의 상부에 형성된 제 1 절연막 측벽과; 상기 제 1 절연막 측벽의 가장자리에 맞추어 상기 반도체기판의 타단 일면적 밑에 형성된 드레인 영역으로 구성된 것으로서, 종래의 반도체 소자와 달리 소스 또는 드레인 중 어느 하나의 영역이 돌출되고 측벽 게이트를 이용하기 때문에 제조공정을 간단히 할 수 있으며, 게이트, 소스/드레인, 채널 및 진성영역이 자기 정렬되어 형성되며, 기생성분이 억제되어 소자의 성능을 향상시킬 수 있고, 궁극적으로는 소자의 축소화가 용이한 장점이 있다.

公开(公告)号：KR1020040091309A

公开(公告)日：2004-10-28

申请号：KR1020030025110

申请日：2003-04-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  우동수

IPC: H01L29/78

Abstract: PURPOSE: A single electron transistor is provided to control the size of a quantum dot by forming the first gate on the sidewall of a channel and by adjusting the height of the first gate left on the sidewall of the channel in etching the first gate material. CONSTITUTION: An insulator is formed on a substrate support unit. Source and drain regions are formed of single crystalline silicon, separated from each other on the insulator. A channel formed of single crystalline silicon is formed on the insulator, connected to the source region and the drain region. The first insulation layer is deposited on the channel and a part of the source and drain regions in a straight line with the channel. The first gate insulation layer(36) is deposited on both sidewalls of the channel and on the sidewall of the source and drain regions. The first gate(37) is formed on a part of both sidewalls of the channel over the first gate insulation layer and on the sidewall of the source and drain. The second gate insulation layer(38) is deposited on the first gate and a part of both sidewalls of the channel wherein the first gate is not formed. The second gate(39) surrounds the channel over the second gate insulation layer and the first insulation layer, formed between the source and drain regions.

Abstract translation: 目的：提供单电子晶体管以通过在通道的侧壁上形成第一栅极并且通过在蚀刻第一栅极材料中调节留在沟道的侧壁上的第一栅极的高度来控制量子点的尺寸。 构成：在基板支撑单元上形成绝缘体。 源极和漏极区域由绝缘体上彼此分离的单晶硅形成。 在绝缘体上形成由单晶硅形成的沟道，连接到源极区域和漏极区域。 第一绝缘层沉积在沟道上，并且源极和漏极区的一部分与沟道成直线。 第一栅极绝缘层（36）沉积在沟道的两个侧壁和源极和漏极区域的侧壁上。 第一栅极（37）形成在第一栅极绝缘层上的沟道的两个侧壁的一部分上以及源极和漏极的侧壁上。 第二栅绝缘层（38）沉积在第一栅极和通道的两个侧壁的一部分上，其中不形成第一栅极。 第二栅极（39）围绕形成在源极和漏极区域之间的第二栅极绝缘层和第一绝缘层的沟道。

公开(公告)号：KR1020030009572A

公开(公告)日：2003-02-05

申请号：KR1020010033065

申请日：2001-06-13

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  정경훈 ,  성석강

IPC: H01L21/027

Abstract: PURPOSE: A method for forming ultra-fine multi-patterns is provided to obtain the ultra-fine multi-patterns of a desired size in a narrow interval by performing a multiple patterning process using a sidewall. CONSTITUTION: A pattern layer, the second pattern layer, and the first pattern layer are sequentially deposited on a substrate. The first pattern is formed on the first pattern layer. The first sidewall layer is deposited on the first pattern. A sidewall is formed by performing a dry etch process. The second pattern is formed by etching the second pattern layer. The sidewall is removed from the second pattern. The second sidewall layer is deposited on the second pattern. The second sidewall(22') is formed by performing the dry etch process. A pattern(P) is formed by etching the pattern layer.

Abstract translation: 目的：提供一种形成超细多图案的方法，通过使用侧壁进行多次图案化处理，以窄间隔获得期望尺寸的超细多图案。 构成：图案层，第二图案层和第一图案层顺序地沉积在基板上。 第一图案形成在第一图案层上。 第一侧壁层沉积在第一图案上。 通过进行干蚀刻工艺形成侧壁。 通过蚀刻第二图案层形成第二图案。 侧壁从第二图案移除。 第二侧壁层沉积在第二图案上。 通过执行干蚀刻工艺形成第二侧壁（22'）。 通过蚀刻图案层形成图案（P）。

公开(公告)号：KR1020020096654A

公开(公告)日：2002-12-31

申请号：KR1020010035456

申请日：2001-06-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  우동수

IPC: H01L29/78

Abstract: PURPOSE: A metal oxide semiconductor field effect transistor(MOSFET) with a dual gate is provided to reduce contact resistance between polycrystalline silicon and a pin, by using a monocrystalline silicon portion on a buried oxide layer of a silicon-on-insulator(SOI) substrate. CONSTITUTION: An insulator is formed on a semiconductor substrate(10). A source region and a drain region are formed on the insulator, composed of monocrystalline silicon and separated from each other while an area lies between the source region and the drain region. A channel formed of monocrystalline silicon is formed on the insulator, crossing a part of the area and connecting the source region with the drain region. An insulation layer is formed on the channel. A gate is formed on the area between the source region and the drain region, surrounding the channel, both side surfaces of the insulation layer and the upper portion of the insulation layer. A gate insulation layer(15,15') is formed between the gate and the source/drain region to make the gate independent of the source/drain region electrically.

Abstract translation: 目的：提供具有双栅极的金属氧化物半导体场效应晶体管（MOSFET），以通过在绝缘体上硅（SOI）的掩埋氧化物层上使用单晶硅部分来减少多晶硅与引脚之间的接触电阻， 基质。 构成：在半导体衬底（10）上形成绝缘体。 源极区域和漏极区域形成在由单晶硅构成的绝缘体上，并且在区域位于源极区域和漏极区域之间彼此分离。 在绝缘体上形成由单晶硅形成的沟道，与该区域的一部分交叉并且将源极区域与漏极区域连接。 在通道上形成绝缘层。 在源极区域和漏极区域之间的区域上形成栅极，围绕沟道，绝缘层的两个侧表面和绝缘层的上部。 在栅极和源极/漏极区域之间形成栅极绝缘层（15,15'），以使电极与源极/漏极区域无关。