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公开(公告)号：KR101094359B1
公开(公告)日：2011-12-15
申请号：KR1020080118553
申请日：2008-11-27
Applicant: 한국전자통신연구원
Abstract: 본 발명의 고주파 증폭기는, 공핍형 전계효과 트랜지스터를 통해 고주파 신호를 증폭하는 증폭회로, 입력된 고주파 신호를 상기 공핍형 전계효과 트랜지스터에 정합시키는 입력 정합회로, 상기 증폭된 신호를 정합하여 출력하는 출력 정합회로, 그리고 상기 공핍형 전계효과 트랜지스터의 소오스로 양의 전압을 인가하여 상기 공핍형 전계효과 트랜지스터의 게이트-소오스간 전압이 음의 값을 가지도록 바이어싱하는 바이어스 회로를 포함한다.
증폭기, 공핍형 FET, 바이어스-
公开(公告)号：KR1020110017639A
公开(公告)日：2011-02-22
申请号：KR1020090075209
申请日：2009-08-14
Applicant: 한국전자통신연구원
CPC classification number: H03F3/24 , H03F1/565 , H03F3/195 , H03F2200/222
Abstract: PURPOSE: A power amplifier including a depletion-mode high-electron mobility transistor is provided to prevent input reflection loss in a various operational frequency band by including the depletion-mode high-electron mobility transistor. CONSTITUTION: A depletion-mode high-electron mobility transistor(110) amplifies a signal, inputted to a gate terminal, and outputs the amplified signal to a drain terminal. An input matching circuit(120) direct currently grounds the gate terminal. A direct-current bias circuit(130) is connected between the drain terminal and the ground. The source terminal of the depletion-mode high-electron mobility transistor is grounded. The input matching circuit includes a shunt inductor which is connected between the gate terminal and the ground. The inductance of the shunt inductor is changed according to the operational frequency of the depletion-mode high-frequency mobility transistor.
Abstract translation: 目的：提供包括耗尽型高电子迁移率晶体管的功率放大器，以通过包括耗尽型高电子迁移率晶体管来防止在各种工作频带中的输入反射损耗。 构成：耗尽型高电子迁移率晶体管（110）放大输入到栅极端子的信号，并将放大的信号输出到漏极端子。 直接指令的输入匹配电路（120）接地门极。 直流偏置电路（130）连接在漏极端子和地之间。 耗尽型高电子迁移率晶体管的源极端子接地。 输入匹配电路包括连接在栅极端子和地之间的并联电感器。 并联电感器的电感根据耗尽型高频迁移率晶体管的工作频率而改变。
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公开(公告)号：KR1020080052217A
公开(公告)日：2008-06-11
申请号：KR1020070053311
申请日：2007-05-31
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/28587 , H01L29/42376 , H01L29/66462 , H01L29/7783
Abstract: A method for fabricating a compound semiconductor device is provided to avoid a loss of the effective length of a gate electrode by performing a gate recess process in two steps. An etch stop layer(213) and an ohmic layer are formed on a schottky layer. A nitride layer(217) is formed on the ohmic layer. The nitride layer is patterned to form a fine gate pattern. The ohmic layer is selectively etched to form a first gate recess by using the fine gate pattern wherein the ohmic layer can form a recess profile of an undercut shape by a wet etch process. An oxide layer is deposited on the nitride layer to form an oxide layer spacer. The etch stop layer is etched to form a second gate recess. A gate metal is formed on the nitride layer. A first photoresist pattern is formed on the gate metal, and a first metal layer is formed on the first photoresist pattern. The first photoresist pattern is removed by a lift-off process to form a head portion of an asymmetrical gate electrode made wherein the head portion is made of the first metal layer. The gate metal is patterned by using the head portion of the asymmetrical gate electrode as a mask.
Abstract translation: 提供一种制造化合物半导体器件的方法，以通过两步执行栅极凹槽工艺来避免栅电极的有效长度的损失。 在肖特基层上形成蚀刻停止层（213）和欧姆层。 在欧姆层上形成氮化物层（217）。 图案化氮化物层以形成精细的栅极图案。 通过使用精细栅极图案选择性地蚀刻欧姆层以形成第一栅极凹槽，其中欧姆层可以通过湿蚀刻工艺形成底切形状的凹陷轮廓。 氧化物层沉积在氮化物层上以形成氧化物层间隔物。 蚀刻停止层被蚀刻以形成第二栅极凹部。 在氮化物层上形成栅极金属。 在栅极金属上形成第一光致抗蚀剂图案，并且在第一光致抗蚀剂图案上形成第一金属层。 通过剥离工艺去除第一光致抗蚀剂图案，以形成其中头部由第一金属层制成的非对称栅电极的头部。 通过使用不对称栅极的头部作为掩模来对栅极金属进行构图。
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公开(公告)号：KR100541966B1
公开(公告)日：2006-01-10
申请号：KR1020030093143
申请日：2003-12-18
Applicant: 한국전자통신연구원
IPC: H03F3/60
Abstract: 본 발명은 밀리미터파 대역 증폭 장치 및 정합 회로에 관한 것이다. 특히, 마이크로스트립 라인과 개방 스터브를 이용하여 정합 회로를 구성하고 더불어 각 단의 입력 정합 회로에 캐패시터를 이용하여 원하는 동작 주파수 대역에서만 이득성분을 갖고 원하지 않는 주파수 대역에서의 이득 성분을 감쇄 시킬 수 있는 밀리미터파 대역 증폭 장치 및 이에 사용되는 정합 회로에 관한 것이다.
증폭기(amplifier), 밀리미터파(millimeter wave), 정합 회로(matching circiut), 캐패시터(capacitor).-
公开(公告)号：KR100474567B1
公开(公告)日：2005-03-10
申请号：KR1020020081473
申请日：2002-12-18
Applicant: 한국전자통신연구원
IPC: H03F3/189
CPC classification number: H03F3/605
Abstract: 본 발명은 초고주파 전력 증폭기에 관한 것으로, 전력소자, 전력소자의 게이트 및 드레인 바이어스 회로, 전력소자의 게이트와 입력포트 사이에 연결된 RC 병렬회로, 전력소자의 게이트와 접지사이에 연결된 션트 저항, 및 저항과 캐패시터가 직렬로 연결되며 전력소자와 병렬로 연결된 부궤환 회로를 포함하는 구동 증폭단과, 구동 증폭단에 직렬로 연결된 중간단 정합회로 및 전력 분배기 및 전력 결합기를 이용해 병렬로 연결된 전력소자들, 전력소자들의 게이트 및 드레인 바이어스 회로, 전력소자들의 게이트와 중간단 정합회로 사이에 연결된 RC 병렬회로, 및 전력소자들의 게이트와 접지사이에 연결된 션트 저항을 포함하는 전력 증폭단을 포함한다. 따라서, 기존의 피드백회로만을 이용했을 경우보다 저주파수대역에서의 원하지 않는 이득특성과 입력반사손실 특성을 우수하게 설계할 수 있고, 저주파수대역에서의 발진가능성을 완벽하게 차단 할 수 있다.
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Patent Agency Ranking
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公开(公告)号：KR101923968B1
公开(公告)日：2018-12-03
申请号：KR1020120146836
申请日：2012-12-14
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L21/335
Abstract: 전계 효과 트랜지스터가 제공된다. 이 트랜지스터는 기판 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극, 및 소스 전극과 드레인 전극 사이의 기판 상에 배치된 +형 게이트 전극을 포함한다.
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公开(公告)号：KR101923959B1
公开(公告)日：2018-12-03
申请号：KR1020120143702
申请日：2012-12-11
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L21/335
Abstract: 고전자 이동도 트랜지스터가 제공된다. 이 트랜지스터는 기판 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극, 소스 전극과 드레인 전극 사이의 기판 상에 배치된 T형 게이트 전극, 및 기판과 T형 게이트 전극 사이에 개재된 복수의 절연막들을 포함한다. 복수의 절연막들은 제 1 절연막, 제 2 절연막 및 제 3 절연막으로 구성된다. T형 게이트 전극의 다리부에 접하도록 제 3 절연막이 기판과 T형 게이트 전극의 머리부 사이에 개재되고, 제 3 절연막에 접하도록 제 2 절연막이 기판과 T형 게이트 전극의 머리부 사이에 개재되고, 그리고 제 2 절연막에 접하도록 순차적으로 적층된 제 1 절연막 및 제 3 절연막이 기판과 T형 게이트 전극의 머리부 사이에 개재된다.
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