Aus SiC-Finnen oder Nanodrahtvorlagen gefertigte Graphennanobänder und Kohlenstoff-Nanoröhren

    公开(公告)号:DE112012001742T5

    公开(公告)日:2014-01-16

    申请号:DE112012001742

    申请日:2012-03-05

    Applicant: IBM

    Abstract: Halbleiterstrukturen, die parallele Graphennanobänder oder Kohlenstoff-Nanoröhren aufweisen, die entlang kristallographischer Richtungen ausgerichtet sind, werden aus einer Vorlage aus Siliciumcarbid(SiC)-Finnen oder -Nanodrähten bereitgestellt. Die SiC-Finnen oder -Nanodrähte werden zuerst bereitgestellt, und anschließend werden durch Tempern Graphennanobänder oder Kohlenstoff-Nanoröhren auf den freigelegten Flächen der Finnen oder der Nanodrähte ausgebildet. Bei Ausführungsformen, bei denen geschlossene Kohlenstoff-Nanoröhren ausgebildet werden, werden die Nanodrähte vor dem Tempern frei hängen gelassen. Der Ort, die Ausrichtung und die Chiralität der Graphennanobänder und der Kohlenstoff-Nanoröhren, die bereitgestellt werden, werden durch die entsprechenden Siliciumcarbidfinnen und -Nanodrähte bestimmt, aus denen sie ausgebildet werden.

    GRAPHENE NANORIBBONS AND CARBON NANOTUBES FABRICATED FROM SIC FINS OR NANOWIRE TEMPLATES

    公开(公告)号:CA2843406A1

    公开(公告)日:2012-10-26

    申请号:CA2843406

    申请日:2012-03-05

    Applicant: IBM

    Abstract: Semiconductor structures including parallel graphene nanoribbons or carbon nanotubes oriented along crystallographic directions are provided from a template of silicon carbide (SiC) fins or nanowires. The SiC fins or nanowires are first provided and then graphene nanoribbons or carbon nanotubes are formed on the exposed surfaces of the fin or the nanowires by annealing. In embodiments in which closed carbon nanotubes are formed, the nanowires are suspended prior to annealing. The location, orientation and chirality of the graphene nanoribbons and the carbon nanotubes that are provided are determined by the corresponding silicon carbide fins and nanowires from which they are formed.

    49.
    发明专利
    未知

    公开(公告)号:DE602005001401T2

    公开(公告)日:2008-02-21

    申请号:DE602005001401

    申请日:2005-02-22

    Applicant: IBM

    Abstract: The invention addresses the problem of creating a high-speed, high-efficiency photodetector that is compatible with Si CMOS technology. The structure consists of a Ge absorbing layer on a thin SOI substrate, and utilizes isolation regions, alternating n- and p-type contacts, and low-resistance surface electrodes. The device achieves high bandwidth by utilizing a buried insulating layer to isolate carriers generated in the underlying substrate, high quantum efficiency over a broad spectrum by utilizing a Ge absorbing layer, low voltage operation by utilizing thin a absorbing layer and narrow electrode spacings, and compatibility with CMOS devices by virtue of its planar structure and use of a group IV absorbing material. The method for fabricating the photodetector uses direct growth of Ge on thin SOI or an epitaxial oxide, and subsequent thermal annealing to achieve a high-quality absorbing layer. This method limits the amount of Si available for interdiffusion, thereby allowing the Ge layer to be annealed without causing substantial dilution of the Ge layer by the underlying Si.

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